「adder」を含む例文一覧(2405)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 48 49 次へ＞- The output of the adder 52 is outputted as a transmission signal from a terminal 57 and is inputted into a cancelling filter 53 and a noise adder 55.
加算器５２の出力は送信信号となって端子５７から出力されるとともに、打ち消しフィルタ５３と雑音付加器５５とに入力される。 - 特許庁 - The frequency dividing circuit has an M (natural number)-ary adder 2 and a register 3, the adder 2 adds a constant value N (natural number) inputted to a Y input terminal by reference clocks and a value inputted from the register 3 to an X input terminal and the register 3 latches the addition value obtained by the adder 2 and outputs the value to the adder 2.
分周回路１は、Ｍ（自然数）進数の加算器２とレジスタ３を有し、加算器２は基準クロック毎にＹ入力端に入力される一定値Ｎ（自然数）とレジスタ３からのＸ入力端に入力される値を加算し、レジスタ３は加算器２で得られた加算値をラッチして、その値を加算器２に出力する。 - 特許庁 - The 1st coefficient is directly inputted to an adder for generating an output.
第１の係数は、出力を発生する加算器に直接に入力される。 - 特許庁 - An adder 25 and a flip-flop 26 configure a circuit to accumulate nonintegers N.
加算器２５とフリップフロップ２６は、非整数Ｎを累算する回路を構成する。 - 特許庁 - An adder 21 and a flip-flop 22 configure a circuit to accumulate nonintegers N.
加算器２１とフリップフロップ２２は、非整数Ｎを累算する回路を構成する。 - 特許庁 - An adder 26 adds the value of log (1+e-|a-b|) and max (a, b).
加算器２６は、ｌｏｇ（１＋ｅ^-|a-b|）の値とｍａｘ（ａ、ｂ）を加算する。 - 特許庁 - An adder 86 adds the generated signal to the changing amount of the above opening degree.
加算器８６は、生成した信号を前記開度の変更量に加算する。 - 特許庁 - An adder 36c corrects the norm Vn1 by the correction amount Vncor.
加算器３６ｃでは、ノルムＶｎ１を補正量Ｖｎｃｏｒによって補正する。 - 特許庁 - An adder 4 synthesizes outputs from reception means 3-1 to 3-M.
受信手段３−１〜３−Ｍの出力は加算器４によって合成される。 - 特許庁 - Outputs from the adder 124 and the coefficient multiplier 132 are simultaneously extracted.
加算器１２４と係数乗算器１３２の各出力が同時に取り出される。 - 特許庁 - In addition, the output of the adder 6 is supplied to a multichannel clamp circuit 8.
さらに加算器６の出力がマルチチャンネルクランプ回路８に供給される。 - 特許庁 - An adder-subtractor circuit 13 computes a difference between adjacent two data among the four data.
加減算回路１３は、４データのうち隣り合う２データの差分を演算する。 - 特許庁 - The analog filter 13 comprises capacitor sets 14a and 14b and an analog adder 15.
アナログフィルタ１３は、キャパシタセット１４ａ、１４ｂと、アナログ加算器１５とからなる。 - 特許庁 - An adder 50 mixes and outputs sound signals of L and R channels.
加算器５０は、ＬおよびＲチャネルの音声信号をミキシングして出力する。 - 特許庁 - An adder 1 adds phase advancing information and the output of a selector 4.
加算器１は、位相進度情報と選択装置４の出力とを加算する。 - 特許庁 - The output of the adder 106 is applied to a color area mapping filter G2 110.
加算器１０６の出力が色域マッピングフィルタＧ２ １１０に適用される。 - 特許庁 - To provide an adder circuit capable of promptly adding two arguments.
２つの引数を迅速に加算することが可能な加算器回路を提供する。 - 特許庁 - The adder and the subtractor receive signals in pair and generate an intermediate coefficient.
加算器および減算器は、信号対を受信し中間係数を生成する。 - 特許庁 - The output of the multiplier 501 and the quantized value are added by the adder 504.
加算器５０４は、乗算器５０１の出力と量子化値とを加算する。 - 特許庁 - A cumulative adder 5 adds the image data corrected within a predetermined time.
補正された所定時間内の画像データを累積加算器５によって加算する。 - 特許庁 - METHOD FOR COLLECTING IMPULSE RESPONSE, SOUND EFFECT ADDER, AND RECORD MEDIUM
インパルス応答の収集方法および効果音付加装置ならびに記録媒体 - 特許庁 - A subtracter 230 then calculates the difference between the output of the adder 250 and the quantized value of the output of the adder 250 to determine the quantization error, and a feedback computing section 240 filters the quantization error and outputs the result of the filtering to the adder 250.
そして、減算器２３０が、加算器２５０の出力と、加算器２５０の出力の量子化値との差分を演算することにより、量子化誤差を求め、フィードバック演算部２４０が、量子化誤差をフィルタリングし、加算器２５０に出力する。 - 特許庁 - The adder 115 sums the output from the switch 111 and the output from the high-pass filter 113.
加算器１１５はスイッチ１１１とハイパスフィルタ１１３の出力間の和を取る。 - 特許庁 - A line buffer 1 stores the result of sum by the adder section 5 in one line and gives the stored result of sum to the adder section 5 as the result of the sum of the preceding line.
ラインバッファ１は、１ラインにおける加算部５の加算結果を格納すると共に、格納された加算結果を前ラインでの加算結果として加算部５に与える。 - 特許庁 - An output from the adder circuit 41 is input to the adaptive filter 6-i.
合成用加算回路４１の出力は適応フィルタ６−ｉに入力される。 - 特許庁 - An adder 907 adds multiplication results of multipliers 905a and 905b.
加算器９０７は、乗算器９０５ａ、９０４ｂによる乗算結果を加算する。 - 特許庁 - The outputs of the selectors are added to storage values by an adder 303 into a total value.
セレクタの出力は記憶値と加算器３０３で加算され合計値とされる。 - 特許庁 - Thus, it is possible to obtain the substantial gate 3 stage adder whose adding speed is 3.66 times as fast as that of a binary look ahead adder in which 64 digits and gate 11 stages are required.
この為加算器は正味ゲート３段となり、２進先見加算器が６４桁でゲート１１段を要するのに比べ３．６６倍の加算速度を有する事になった。 - 特許庁 - An adder 77 adds the correction voltage ΔV to the driving wave form that has been quantized.
加算器７７は量子化された駆動波形に補正電圧ΔＶを加算する。 - 特許庁 - The output signals of each adder 14 of the taps TAP_N-1-TAP_2 are inputted as the dyadic data in the adder 14 of the taps TAP_N-1-TAP_1 on the subsequent tier.
ＴＡＰ_Ｎ−１〜ＴＡＰ_２の各加算部１４の出力信号は、２項のデータとして、次段のタップＴＡＰ_Ｎ−１〜ＴＡＰ_１の加算部１４に入力される。 - 特許庁 - An adder 6 adds the corner distortion wave which the adder 5 outputs, and a vertical parabolic wave, generates right/left bobbin correction waves and outputs them to a horizontal polarizing circuit side.
加算器６は、加算器５が出力するコーナー歪補正波と垂直パラボラ波とを加算して左右糸巻歪補正波を生成し、水平偏向回路側へ出力する。 - 特許庁 - An adder 6 adds the output of the subtractor 5 by one field.
加算回路６は、減算回路５の出力を１フィールド分累積して加算する。 - 特許庁 - An adder 13 adds the signal (e) and an output signal (h) of the limiter circuit 12.
加算器１３は、信号ｅとリミッタ回路１２出力信号ｈを加算する。 - 特許庁 - The adder 30 adds and synthesizes the outputs of the decode 22 and the decoder 24.
加算器３０は、映像デコーダ２２及びデコーダ２４の出力を加算合成する。 - 特許庁 - An adder tree consisting of a plurality of adders sums outputs of the inverting circuit.
複数の加算器からなる加算器ツリーが、反転回路の出力を合計する。 - 特許庁 - The adder 130 adds the respective correlation value data together and outputs a composite correlation value.
加算器１３０は、各相関値データを加算して、合成相関値を出力する。 - 特許庁 - The shift output of this shift register 3 is multiplied by output level data, and the results of the multiplication are successively added by a cumulative adder by a register 2 and an adder 12.
このシフトレジスタ３のシフト出力に出力レベルデータを乗算し、その乗算結果をレジスタ２及び加算器１２による累積加算器で順次加算する。 - 特許庁 - An adder 30 adds this superimposed signal P(n) to a desired wave S(n).
この重畳信号Ｐ（ｎ）を加算器３０において希望波Ｓ（ｎ）に加算する。 - 特許庁 - Meanwhile, the output of the adder 3a and the output of the half wave rectifying circuit 1e are added by the adder 3d, and the result is obtained as the output of the absolute value comparison circuit.
一方、加算器３ａの出力と半波整流回路１ｅの出力とは加算器３ｄで加算され、結果が絶対値比較回路の出力となる。 - 特許庁 - Multipliers (12a and 13a), an adder 14a and a delay unit 15a, and multipliers (12b and 13b), an adder 14b and a delay unit 15b constitute feedback filters respectively.
乗算器（１２ａ、１３ａ）、加算器１４ａ、遅延器１５ａにより、そして、乗算器（１２ｂ、１３ｂ）、加算器１４ｂ、遅延器１５ｂにより帰還型フィルタが構成されている。 - 特許庁 - An adder 58 sums the products and provides an output of the sum as correction data.
この乗算結果は、加算器５８で加算されて補正データとして出力される。 - 特許庁 - A value of the adder 25 is updated only when the matching circuit 27 outputs the '1'.
加算器２５の値は、一致回路２７が「１」を出力したときのみ更新される。 - 特許庁 - The line memory 3, an adder 8 and a divider 9 are made to function as a low-pass filter.
ラインメモリ３と加算器８と除算器９とをローパスフィルタとして機能させる。 - 特許庁 - A carry-in bit input to each adder is combined with the pseudo-noise sequence bits.
加算器のキャリーインビット入力は、前記擬似ノイズシーケンスビットのビットと結合される。 - 特許庁 - The complex multipliers 21-i output products wi'Ri to a complex adder 22, and the complex adder 22 outputs a sum S=w1'R1+w2'R2+...+wn'Rn.
乗算器２１−ｉでは積ｗ_i'Ｒ_iを複素加算器２２に出力し、複素加算器２２はこれらの和Ｓ＝ｗ_1'Ｒ_1＋ｗ_2'Ｒ_2＋…＋ｗ_n'Ｒ_nを出力する。 - 特許庁 - An adder 14 adds the diffused signals in each code channel, thus transmitting the result.
そして、加算器１４において各コードチャネルの拡散信号を加算し送信する。 - 特許庁 - The next FW fetch addresses are generated by a serial adder 12 and are set.
逐次加算器１２で生成された次ＦＷ取り出しアドレスがセットされていく。 - 特許庁 - A second adder 26 adds a signal S4' corresponding to an output signal S4 of the first adder 34 and a signal S1' corresponding to an output signal S1 of the absolute value 16.
第２加算器２６は、第１加算器３４の出力信号Ｓ４に応じた信号Ｓ４’と、絶対値回路１６の出力信号Ｓ１に応じた信号Ｓ１’を加算する。 - 特許庁 - An output of the adder 17a is connected to an input of a clip circuit 19.
加算器１７ａの出力はクリップ回路１９の入力に接続されている。 - 特許庁 - If two are positive, a positive correction voltage ΔV is fed to an adder 104 and if two are negative, a negative correction voltage ΔV is fed to the adder 104.
そして、２つが正の場合は、加算器１０４に正の補正電圧ΔＶを供給し、２つが負の場合には、加算器１０４に負の補正電圧ΔＶを供給する。 - 特許庁
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