「adder」を含む例文一覧(2405)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 48 49 次へ＞- To provide an adder of a gate with 3.25 or 2.5 stages of optional digits.
任意の桁でのゲート３．２５段又は２．５段加算器の制作 - 特許庁 - An adder 13 adds the dither coefficient pattern to the video signal.
加算器１３は、映像信号にディザ係数パターンを加算する。 - 特許庁 - An adder circuit 8 sums outputs of the absolute value circuits 5-7.
加算回路８は、絶対値回路５〜７の出力を加算する。 - 特許庁 - An adder 7 adds a corrected component signal to the video signal.
加算器７は映像信号に補正成分信号を加算する。 - 特許庁 - An adder circuit 18 summates the multiplied signal to each field signal.
加算回路１８により、これを各フィールド信号に加算する。 - 特許庁 - The output of the multipliers 40, 41 is added by an adder 42.
掛算器４０，４１の出力を加算器４２で加算する。 - 特許庁 - An adder circuit 18 combines the filtered signals.
フィルタリングされた信号同士は、加算回路１８で組み合わされる。 - 特許庁 - Since an adder 106 will notallow summing in the low operation frequency, power consumption in the adder 106 can be reduced.
低い動作周波数において加算器１０６は加算は動作させないので、加算器１０６での消費電力が削減できる。 - 特許庁 - Furthermore, an output from the adder 5 is fed to a plus side terminal of an adder 9 through an analog/digital converter 7 and a delay circuit 8.
さらに加算器５の出力はＡ／Ｄ変換器７、遅延回路８を通じて加算器９の＋側端子に供給される。 - 特許庁 - In an adder circuit 11, the output signal of the weighted adder circuit 6 and the output signal of the signal selector circuit 10 are added.
加算回路１１では加重加算回路６の出力信号と信号選択回路１０の出力信号とを加算する。 - 特許庁 - A third adder 30 adds the input signal S_IN and a signal S5' corresponding to an output signal S5 of the second adder 26.
第３加算器３０は入力信号Ｓ_ＩＮと第２加算器２６の出力信号Ｓ５に応じた信号Ｓ５’を加算する。 - 特許庁 - An adder 1 adds a value of an integer part n of an n setting part 12 and an integer part ADI of an addition result of the cumulative adder 7.
加算器１はｎ設定部１２の整数部ｎの値と累積加算器７の加算結果の整数部ＡＤＩを加算する。 - 特許庁 - ADDER, POWER COMBINER, ORTHOGONAL MODULATOR, ORTHOGONAL DEMODULATOR, POWER AMPLIFIER, TRANSMITTER AND RADIO COMMUNICATION EQUIPMENT USING THE ADDER
加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機 - 特許庁 - First and second multiplier inputs are impressed to the multiplier, and first and second adder inputs are impressed to the adder.
第１と第２の乗算器入力が乗算器に印加され、第１および第２の加算器入力が加算器に印加される。 - 特許庁 - The adder 50 also receives an output of an adder 32 and subtracts it from an output of the adder 40, and only pseudo noise (q) is imparted to the input part of the multiplier 51.
加算器５０は、乗算器３２の出力も受けて、加算器４０の出力から減算する構成となっており、乗算器５１の入力部には擬似雑音ｑのみが与えられる構成となっている。 - 特許庁 - The error signal output from the adder 12 is outputted to the adder 11 through a feedback control filter 13, and negatively fed back to an input acoustic signal in the adder 11.
加算器１２から出力される誤差信号は、フィードバック制御フィルタ１３を介して加算器１１に出力され、加算器１１において入力音響信号に対してネガティブフィードバックされる。 - 特許庁 - An adder 20 adds system data to an output of the image compression circuit 18.
加算器２０は回路１８の出力にシステムデータを加算する。 - 特許庁 - Adder 2 combines the outputs from the multipliers 1-1 to 1-M.
加算機２は、乗算機１−１〜１−Ｍの出力を合成する。 - 特許庁 - PHASE SHIFTER, ADDER, IMAGE REJECTION MIXER AND RECEIVER USING THE SAME
移相器、加算器、イメージリジェクションミキサ及びそれを用いた受信機 - 特許庁 - ELIMINATION OF ROUNDING STEP IN SHORT PATH OF FLOATING POINT ADDER
浮動小数点加算器のショートパスにおける丸めステップの排除 - 特許庁 - To realize an adder capable of inputting more than two operands.
２個より多くのオペランドを入力可能な加算器を実現する。 - 特許庁 - An adder 11 receives an input signal and adds a dither to the input signal.
入力信号を加算器１１に入力しディザを加算する。 - 特許庁 - The element can be an arithmetic logical device, adder, register, or transistor.
素子は演算論理装置、加算器、レジスタ又はトランジスタであって良い。 - 特許庁 - Besides, the circulating adder supplies the carry to the inverter.
また、循環型加算器は、（ホ）に示すキャリーをインバータに供給する。 - 特許庁 - CARRY LOOK AHEAD ADDER EQUIPPED WITH ARCHITECTURE WITH REDUCED FAN-OUT
ファンアウトの減少したア—キテクチャを備える桁上げ先見加算器 - 特許庁 - An adder 8 obtains a signal bias Vc by the calculation of (Vmax+Vmin)/2.
加算器８は、（Ｖmax＋Ｖmin）/2なる演算で信号バイアスＶcを得る。 - 特許庁 - The circuit configuration includes a number of first adder circuits (18, 19).
本回路構成は、多数の第１加算回路（１８、１９）を含む。 - 特許庁 - The signal adder 13 adds the light receiving currents I_A, I_B, I_C, I_D.
信号加算器１３は、受光電流Ｉ_A，Ｉ_B，Ｉ_C，Ｉ_Dを加算する。 - 特許庁 - An adder-subtractor circuit 15 computes two sorts of sums from three differences.
加減算回路１５は、３つの差分から２通りの和を演算する。 - 特許庁 - Further, outputs of respective resonators are added by an adder 55.
また、共鳴器の各々の出力は加算器５５により加算される。 - 特許庁 - The adder 73 adds the negative value of the received sum from the adder 72 to a constant C to produce a branch metric BM00.
加算器７３は、定数Ｃと加算器７２から入力された値の負の値を加算することにより、ブランチメトリックＢＭ００を生成する。 - 特許庁 - A multiplier 31 multiplies '-8' to the output of the adder 25 and a multiplier 32 multiplies '-16' to the output of the adder 26.
乗算器３１は加算器２５の出力に「−８」を乗算し、乗算器３２は加算器２６の出力に「−１６」を乗算する。 - 特許庁 - A multiplier 1, a first adder 2 and a second adder 3 perform a filter operation to data inputted into a digital filter 10.
乗算器１と、第一の加算器２と、第二の加算器３とは、デジタルフィルタ１０に入力されたデータに対してフィルタ演算を行う。 - 特許庁 - The value from the adder 5 is divided by the value from the adder 11, and a value of its calculation result is fetched into an output port 8.
そして加算器５からの値が加算器１１からの値で割り算され、その演算結果の値が出力ポート８に取り出される。 - 特許庁 - An adder 115 subtracts the correlation value corresponding to the desired AICH pattern from the total sum of the correlation values outputted from an adder section 113.
加算器１１５は、加算部１１３から出力された相関値の総和から所望ＡＩＣＨパターンに対応する相関値を減じる。 - 特許庁 - The output of the adder 25 is converted to an analog signal by a D/A converter 27a, which then has a reference voltage output from a reference voltage generation unit 28 added thereto by an adder 29 and further has the output of the D/A converter 6a added thereto by an adder 7a and an adder 8a.
加算器２５の出力は、Ｄ／Ａ変換器２７ａでアナログ信号に変換され、加算器２９で基準電圧発生部２８から出力された基準電圧が加算され、加算器７ａ及び加算器８ａにてＤ／Ａ変換器６ａの出力と加算される。 - 特許庁 - The digital filter has a loop in which an output part of an adder 40 is connected to an input part of an adder 50, an output part of the adder 50 is connected to an input part of a multiplier 51 for a filter coefficient (a) and an output part of the multiplier 51 is connected to an input part of an adder 30.
加算器４０の出力部を加算器５０の入力部に接続し、加算器５０の出力部をフィルタ係数ａの乗算器５１の入力部に接続し、乗算器５１の出力部を加算器３０の入力部に接続したループを有した構成となっている。 - 特許庁 - The determined correction value of each pixel is output to an adder 46.
そして、決定した各画素の補正量を加算器４６に出力する。 - 特許庁 - A signal outputted by the adder 11 is amplified by an amplifier 12.
増幅器１２は加算器１１で出力された信号を増幅する。 - 特許庁 - Values added by the adder 61 are supplied to an accumulator 62.
加算器６１によって加算された値は、累算器６２に供給される。 - 特許庁 - To manufacture a 00 cut adder with a prevention signal which prevents an error signal.
エラー信号を防ぐ予防信号付き００カット加算器を制作する。 - 特許庁 - This substantial gate 3 stage 00 cut adder can be obtained by improving a substantial gate 4 stage 'Little diode carry signal 00 cut adder' by using 11, 10, and 01 signals of a pre-stage adder.
筆者の前の発明「Ｌｉｔｔｌｅダイオード桁上信号００カット加算器」は実質ゲート４段であったが、前段加算器の１１、１０、０１信号というものを使って改良し、実質ゲート３段にした。 - 特許庁 - The adder 26 adds the output of the modulator 28 to the data.
加算器２６は送信データに変調器２８の出力を加算する。 - 特許庁 - An adder 7 sums outputs of the variable gain amplifiers 5A, 5B.
加算器７は、可変ゲインアンプ５Ａ、５Ｂの各出力の加算を行う。 - 特許庁 - An adder 310 adds up multiplication results outputted from the multiplier 308 and then another adder 312 adds up the addition result.
加算部３１０は、乗算部３０８から出力された乗算結果を加算し、当該加算した結果をさらに加算部３１２が加算する。 - 特許庁 - The adder adds the estimated second displacement to input of the MA.
加算器は、推定された第２の変位をＭＡの入力に加算する - 特許庁 - Further, an L-signal is added in an adder 2, an R-signal is added in an adder 3, and new R, L audio signals are recorded in a recording medium 20.
さらに、加算器２でＬ信号を加え、加算器３でR信号を加えて、新たなR,L音声信号が記録媒体２０に記録される。 - 特許庁 - An adder 60A obtains an error between a reference signal and the inner product signal.
加算器６０Ａは、参照信号と内積信号との誤差を求める。 - 特許庁 - The adder 5 supplies a reproduced image to the deblock filter 6 as it is.
加算器５は、再生画像をそのままデブロックフィルタ６に供給する。 - 特許庁 - To provide a self-synchronization carry look ahead adder and its adding method.
自己同期キャリルックアヘッド加算器及びその合算方法を提供する。 - 特許庁
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