「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 6 7 8 9 10 11 12 13 14 .... 48 49 次へ＞- An adder 251 adds an X-directional offset to an X-coordinate value of the reference coordinates within the image buffer.
加算器２５１は画像バッファ内の基準座標のＸ座標値とＸ方向のオフセットとを加算する。 - 特許庁 - An adder 241 adds a Y-directional offset to a Y-coordinate value of the reference coordinates within the image buffer.
加算器２４１は画像バッファ内の基準座標のＹ座標値とＹ方向のオフセットとを加算する。 - 特許庁 - Multimedia data are converted into a screen image signal by a browser 23, and are superposed on a video signal by an adder 24.
マルチメディアデータは、ブラウザ23で画面イメージ信号に変換され、加算器24でビデオ信号に重畳される。 - 特許庁 - A comparator 34 compares the output from the digital/analog conversion circuit 32 with the output from the adder circuit 20.
コンパレータ３４は、デジタルアナログ変換回路３２の出力と、加算回路２０の出力とを比較する。 - 特許庁 - An adder 173 adds the correction signal D(m) to an output signal C(m)*X(m, n) of the multiplier 172.
加算器１７３は、乗算器１７２の出力信号Ｃ(m)＊Ｘ(m,n)に補正信号Ｄ(m)を加算する。 - 特許庁 - The image adder 15 is then connected to a TV monitor 16 that displays composite images 16a-16c.
さらに、画像加算器１５には合成画像１６ａ〜１６ｃを表示するテレビモニタ１６が接続されている。 - 特許庁 - An adder 6 adds the receiving signals from the receiving edge 1 to the output signals from the subtractor 5.
加算部６は、受信端１からの受信信号と減算部５からの出力信号とを加算する。 - 特許庁 - A control part 11 of a nonlinear processing part 4 detects howling generation from an output signal of an adder 7.
非線形処理部４の制御部１１は、加算器７の出力信号からハウリング発生を検出する。 - 特許庁 - A motion compensation circuit 8 applies motion compensation to images without flashlight and supplies the compensated images to an adder 9.
フラッシュ非発光画像が動き補償回路８で動き補償され、加算器９に供給される。 - 特許庁 - The adder 16 outputs a voltage value V_3, indicating the sum of the first voltage value V_1 and the second voltage value V_2.
加算器１６は、第１電圧値Ｖ_1と第２電圧値Ｖ_2との和を表す電圧値Ｖ_3を出力する。 - 特許庁 - An adder 174 adds the black level back to the output signal (m, n) of the multiplier 173, and outputs the result.
加算器１７４は、乗算器１７３の出力信号Ｙ(m,n)に黒レベルを足し戻し、出力とする。 - 特許庁 - The absolute value difference arithmetic section 3 comprises an adder or/and a subtractor with a small circuit scale.
絶対値差分演算部３は加算器又は／及び減算器で以て小さい回路規模で構成される。 - 特許庁 - An adder 4 subtracts the signal P from a present pixel value to calculate a predictive error signal M.
加算器４は、現在の画素値から予測信号Ｐを減算し、予測誤差信号Ｍを算出する。 - 特許庁 - An adder circuit 17 embeds the above adjusted watermark signal in the audio signals S13_1.
加算回路１７が、上記調整された電子透かし信号を、オーディオ信号Ｓ１３_1 等に付加する（埋め込む）。 - 特許庁 - Extracted calibration signals are superposed on detection signals from the load cell 30 at the adder 209.
抽出された校正信号は、加算器２０９でロードセル３０からの検出信号と重畳される。 - 特許庁 - Output signals of each adder R, G, B are expressed as each display signal SR, SG, SB of R, G, B.
各加算器１１〜１３の出力信号をＲ，Ｇ，Ｂの各表示信号ＳＲ，ＳＧ，ＳＢとする。 - 特許庁 - An adder 42 superposes the AC signal from the oscillation circuit 41 on the voltage value from the circuit 25.
加算器４２では、回路２５からの電圧値に、発振回路４１からの交流信号が重畳される。 - 特許庁 - The analog-converted waveform signals of the respective sound production channels 35 to 37 are synthesized at an analog adder section 38.
各発音チャンネル３５〜３７のアナログ変換された波形信号は、アナログ加算部３８で合成される。 - 特許庁 - A memory 4 inputs a memory address 13 output by the adder 1, and outputs sinusoidal wave data 14.
メモリ４は加算器１が出力するメモリアドレス１３を入力し正弦波データ１４を出力する。 - 特許庁 - An adder section 21a of a CPU 21 sums the digital signals, converted from the sampled signals within a prescribed time.
ＣＰＵ２１は、その加算部２１ａにおいて所定時間内に変換されたデジタル信号を加算する。 - 特許庁 - The adder adds an inputted sync threshold and sync chip level, to generate a synchronization determination level signal.
加算器は入力されたシンクスレッショルドとシンクチップレベルを加算して同期判定レベル信号を生成する。 - 特許庁 - The gain adjusting circuit 10 adjusts the output signal level of the comparator 5, and supplies the signal to an adder 7.
ゲイン調整回路１０は比較器５の出力信号レベルを調整して加算器７に供給する。 - 特許庁 - The adder communicates with the phase measurement circuit 32, the edge output decision circuit 32 and the edge positioning circuit 32.
加算器(132)は、位相測定回路(32)、エッジ出力決定回路(32)、及びエッジ位置決め回路(32)と通信を行う。 - 特許庁 - A digital filter (H(Z))4 generates a plurality number m(an integer) of output candidates from the output of an adder 3.
デジタルフィルタ（Ｈ（Ｚ））４は、加算器３の出力から複数ｍ（整数）の出力候補を生成する。 - 特許庁 - An analog adder 108 adds the signals and an A/D converter 109 convert them into digital signals.
これらはアナログ加算器１０８で加算され、Ａ／Ｄ変換器１０９でディジタル信号に変換される。 - 特許庁 - The adaptive filter 9 filters an output signal from the delay circuit 8 and outputs the filtered signal to the adder 2.
適応フィルタ９は、ディレイ回路８の出力信号をフィルタリングして加算器２に出力する。 - 特許庁 - The correction data generating circuit 2 comprises a subtracter 11, an α multiplier 12 and an adder 13.
補正データ生成回路２には、減算器１１、α乗算器１２、及び加算器１３が設けられている。 - 特許庁 - An overvoltage detection means is formed by the overvoltage detection circuit 48 and the adder 46.
この過電圧検出回路４８および加算器４６によって過電圧検出手段を構成している。 - 特許庁 - Further, an adder 14 adds digitized data DT1 to DTm obtained by the respective pulse position digitizing parts 12.
また、各パルス位置数値化部１２で得られた数値データＤＴ１〜ＤＴｍは、加算器１４で加算する。 - 特許庁 - VOICE SIGNAL ADDER, SUMMING METHOD USED FOR IT, AND RECORDING MEDIUM STORING ITS CONTROL PROGRAM
音声信号加算装置及びそれに用いる加算方法並びにその制御プログラムを記録した記録媒体 - 特許庁 - An SDRAM 10 stores a summated image as the result of summation and feeds back the summated image to the adder 9.
加算結果の加算画像がＳＤＲＡＭ１０に蓄積され、加算画像が加算器９に戻される。 - 特許庁 - The weight renewal portion 12 has a first multiplier 31, a first adder 32, a limiter 33, a second multiplier 34, a complex multiplier 35, a third multiplier 36, a second adder 37, and a delay unit 38.
ウエイト更新部１２は、第１の乗算器３１と、第１の加算器３２と、リミッタ３３と、第２の乗算器３４と、複素乗算器３５と、第３の乗算器３６と、第２の加算器３７と、遅延器３８とを有する。 - 特許庁 - A main voice input S is supplied to an input terminal 1, and a mechanical noise N to be supplied to an input terminal 2 is added to the input S' by an adder 3, and supplied to the plus terminal of an adder 4.
入力端子１には主要音声入力Ｓが供給され、これに対して入力端子２に供給されるメカノイズＮが加算器３で加算されて、加算器４の＋側端子に供給される。 - 特許庁 - The signal from the AND circuit 12 is supplied to an adder 14, the summed output is doubled at a multiplier 15, the multiplied output is added with a value of '1' at an adder 16, and it is outputted to an output port 4.
またアンド回路１２からの信号が加算器１４に供給され、この加算出力が乗算器１５で２倍にされ、この乗算出力に加算器１６で値“１”が加算されて出力ポート４に出力される。 - 特許庁 - A focus error signal (FE signal) producing part is added with an adder ADD1 for summing an input signal A and an input signal C, and an adder ADD2 fo summing an input signal B and an input signal D.
フォーカスエラー信号（ＦＥ信号）生成部で、入力信号Ａと入力信号Ｃを加算するための加算器ＡＤＤ１と、入力信号Ｂと入力信号Ｄを加算するための加算器ＡＤＤ２を追加した。 - 特許庁 - The L channel signal input to the input terminal 21 is input to an adder 24 as it is, and the R channel signal input to the input terminal 22, after passing an all pass filter 23, is input to the adder 24.
入力端子２１に入力されたＬチャネル信号はそのまま加算器２４に入力され、入力端子２２に入力されたＲチャネル信号はオールパスフィルタ２３を通過した後、加算器２４に入力される。 - 特許庁 - A second adder 18 adds a voltage compensation value from a first adder 16 to an ideal sine wave command value for every cycle of a basic wave, and a corrected voltage command value is outputted to a PWM comparator 14.
第２の加算器１８では、基本波の１サイクルごとに理想正弦波指令値に第１の加算器１６からの電圧補正値が加算され、補正された電圧指令値はＰＷＭコンパレータ１４へと出力される。 - 特許庁 - The output Iq of the adder is provided to the plant, the output of the controller and a position measurement signal θ are provided to the state observation device 23, and the output of the adder and a feedback speed signal are provided to the disturbance observer.
加算器の出力（Ｉｑ）がプラントへ提供され、制御器の出力と実測位置信号（θ）が状態観測器（２３）へ提供され、加算器の出力とフィードバック速度信号が外乱オブザーバへ提供される。 - 特許庁 - The multiply-add circuit further includes a first adder (850) coupled to the first and second multipliers (810 and 811), and second adder (851) coupled to the third and fourth multipliers (812 and 813).
乗加算回路はさらに、第１および第２の乗算器（８１０、８１１）に結合した第１の加算器（８５０）、および第３および第４の乗算器（８１２、８１３）に結合した第２の加算器（８５１）を含む。 - 特許庁 - An adder 2052 adds a lead angle M latched in a lead angle latch register 2051 to an output of the adder 2052 latched in a register 2053, a decoder 2054 decodes the sum to decide a shift of the barrel shifter 2020.
進角値保持レジスタ２０５１に保持された進角値Ｍと、レジスタ２０５３に保持された加算器２０５２の出力値とを加算器２０５２で加算し、デコーダ２０５４でデコードしてバレルシフタ２０２０のシフト量を決定する。 - 特許庁 - A sound signal converted into digital by an A/D converter 2 split into two parts, one of them is outputted to an adder 4 as it is and the other is inputted to the adder 4 by way of a first Volterra filter 3.
Ａ／Ｄ変換器２にてディジタルに変換された音声信号は、二つに分岐され、一方はそのまま加算器４に出力され、他方は第１のボルテラフィルタ３を介して加算器４に入力される。 - 特許庁 - Furthermore, a memory 6 stores a signal from the weighting circuit 2 through a selector 5 and gives e.g. a preceding frame signal to the adder 3 through an inverter circuit 7 and also directly to the adder 4.
また、重み付け回路２からの信号がセレクター５を通じてメモリー６に記憶され、例えば１フレーム前の信号が反転回路７を通じて加算器３に供給されると共に、直接加算器４に供給される。 - 特許庁 - To provide an adder obtaining the addition signal of a plurality of high frequency signals and a power combiner, an orthogonal modulator, an orthogonal demodulator, a power amplifier, a transmitter and radio communication equipment each using the adder.
複数の高周波信号の加算信号を得ることができるようになる加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機を提供する。 - 特許庁 - This multipath processor has a configuration, in which a plurality of filters (121-126), a plurality of multipliers (111-116) and a plurality of weighting devices (131-136) are connected to a decision circuit (150) via a first adder (120) and a second adder (130).
この発明のマルチパスプロセッサは、複数のフィルタ（121−126）と、複数の乗算器（111−116）と、複数の重みづけデバイス（131−136）とを、第１の加算器（120）および第２の加算器（130）経由で判定回路（150）に接続した構成を備える。 - 特許庁 - A square sum calculating means 607 calculates a square sum of differences for each order about output of the adder 606.
２乗和算出手段６０７は、加算器６０６の出力について次数毎の差の２乗和を計算する。 - 特許庁 - The noise signal is added to the sound source signal by an adder 15 so as to synthesize decoding voice in a synthesizing filter 16.
この雑音信号を加算器１５で音源信号に加算し合成フィルタ１６で復号音声を合成する。 - 特許庁 - The VCA 2 amplifies low frequency band component respectively with this variation-controlled gain and supplies it to an adder 3.
ＶＣＡ２は、この可変制御されるゲインでそれぞれ低域成分を増幅して加算器３に供給する。 - 特許庁 - In the adder 11, the regenerative signal is added to a pseudo noise generated by a pseudo noise generating circuit 13.
加算器１１では、再生信号と、疑似ノイズ発生回路１３によって生成される疑似ノイズとが加算される。 - 特許庁 - This correction amount La is added to a reproducing signal at an adder 80 and the offset of the reproducing signal is canceled.
かかる補正量Ｌａを加算器８０にて再生信号に加算して再生信号のオフセットをキャンセルする。 - 特許庁 - An adder adds a phase correction value from a phase correction section to the phase comparison count value before outputting it to a loop filter.
そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。 - 特許庁
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