「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 8 9 10 11 12 13 14 15 16 .... 48 49 次へ＞- The adder processor 20 adds weights to the image brightness-corrected by the corrector 10 and the image before corrected.
加算処理部２０は、輝度補正部１０で輝度補正された画像と、補正前の画像とを重み付け加算する。 - 特許庁 - An adder 907 adds the outputs of multipliers 905a and 905b in each band.
加算器９０７は、乗算器９０５ａの出力と乗算器９０５ｂの出力とを帯域毎に加算する。 - 特許庁 - An adder section 60 adds the bit value outputted from the integration section 30 and the error caused by the binary processing.
加算部６０は、積算部３０から出力されるビット値と、２値化により生じた誤差とを加算する。 - 特許庁 - The adder 286 adds the input from the plus/minus terminals and outputs the input as the control voltage Vc to the VCA 282.
加算器２８６は、±端子からの入力を加算しコントロール電圧ＶｃとしてＶＣＡ２８２へ出力する。 - 特許庁 - A selector section 400 outputs an output of the spread section 330 to a 2-input adder 600 or 700.
セレクタ部４００は拡散部３３０の出力を２入力加算器６００又は７００に出力する。 - 特許庁 - The adder 74 for error signal cancellation outputs output signals V0 for which the input signals not provided with intermediate modulation signal components are amplified.
このパワー増幅器の出力は調整信号を与えるようなベクトル変調器により調整される。 - 特許庁 - An adder 14 adds supplied outputs and transmits the added value to the receiving side through a transmission line 15.
加算器１４では、供給された出力が加算され、伝送路１５を介して受信側へ伝送される。 - 特許庁 - A register 3 inputs a preset frequency 19 and outputs a preset frequency signal 11 to the adder 2.
レジスタ３はプリセット周波数１０を入力し加算器２にプリセット周波数信号１１を出力する。 - 特許庁 - The output of the second adder 105 is quantized in a quantizer 106, thereby making the output signal v.
第二加算器１０５の出力信号は、量子化器１０６によって量子化され、出力信号ｖとされる。 - 特許庁 - An adder 20 sums up the plural spectrum- dispersed output signals to generate a summed-up output signal.
加算器２０がこれら複数の拡散スペクトラム出力信号を加算して、加算出力信号を発生する。 - 特許庁 - A multiplier 1134 multiplies an output signal {X(m, n)+B(m)} of the adder 112 by the correction signal A(m).
乗算器１１３は、加算器１１２の出力信号｛Ｘ(m,n)＋Ｂ(m)｝に補正信号Ａ(m)を乗算する。 - 特許庁 - An adder 51 controls driving of the image carrier on the basis of the first torque compensation amount and first feedback amount.
加算器５１は第１のトルク補償量と第１のフィードバック量とに応じて像担持体を駆動制御する。 - 特許庁 - A video memory 32 temporarily stores an output of the adder 30 (decoded image data) as reference image data.
ビデオメモリ３２は加算器３０の出力（復元された画像データ）を参照画像データとして一時記憶する。 - 特許庁 - Output signals of the first buffer 34 and the second buffer 35 are added by an adder 36.
そして、加算器３６で第１バッファ３４および第２バッファ３５の出力信号が加算されることによる。 - 特許庁 - The luminance signal processing section 33 has a YH matrix circuit 33a, a correction value calculation circuit 35 and an adder 33b.
輝度信号処理部３３はＹＨマトリックス回路３３ａ、補正値算出回路３５、加算器３３ｂを有する。 - 特許庁 - The system 10 is provided with a phase measurement circuit 32, an edge output decision circuit 32, an edge positioning circuit 32, and an adder.
システム(10)は、位相測定回路(32)、エッジ出力決定回路(32)、エッジ位置決め回路(32)、及び加算器(132)を備える。 - 特許庁 - A multiplier A multiplies input video signals 101 for every pixel by (1-K) and outputs them to an adder 102.
乗算器Ａは、画素毎の入力映像信号１０１を（１−Ｋ）倍して加算器１０２に出力する。 - 特許庁 - The outputs are added together by an adder 7, and an optimized stereo difference signal with reduced noise components is obtained.
これらの出力は加算器７で加算され、雑音成分の低減され、最適化ステレオ差信号が得られる。 - 特許庁 - A data reproduction circuit 16 reproduces data by identifying the output signal from the delay adder 10.
データ再生回路１６は、遅延加算回路１０の出力信号を識別することにより、データを再生する。 - 特許庁 - An inverse quantizing and reverse normalizing portion 66 and an adder 65 generate a restored waveform sample #Xn from the residue code.
逆量子化＆逆正規化部６６、加算器６５は、この残差符号から復元波形サンプル◇Ｘ_nを生成する。 - 特許庁 - The carrier frequency deviation information output by the adder 40 is included in a modulation input of a multiplexer 83.
マルチプレクサ８３において、加算器４０が出力するキャリア周波数偏差情報を変調入力に含める。 - 特許庁 - Namely, an offset value α is forcedly added to the output of a phase comparator 3 by using an offset adder 2.
すなわち、位相比較器３の出力に、オフセット加算部２を用いてオフセット値αを強制的に加える。 - 特許庁 - An adder 1 inputs the step data 12 for frequency control and a system clock 8 and outputs a memory address 13.
加算器１は周波数制御用ステップデータ１２、システムクロック８を入力しメモリアドレス１３を出力する。 - 特許庁 - An OFDM symbol is generated by adding the phase-rotated synthetic waveform of the respective blocks by an adder 24.
位相回転された各ブロックの合成波形が加算器２４で加算されてＯＦＤＭシンボルが生成される。 - 特許庁 - The adder/subtractor 121 subtracts the rotational speed f_m from the rotational speed command value f_m^*, thus obtaining a deviation Δf_m^*.
加減算器１２１は、回転速度指令値ｆ_m^*から回転速度ｆ_mを差し引くことで、偏差Δｆ_m^*を求める。 - 特許庁 - Signals output from sensor circuits 4A and 4B are input into a differential unit 5 and an adder 6.
センサ回路４Ａ，４Ｂから出力された信号は、それぞれ差分器５および加算器６に入力される。 - 特許庁 - Each stage 11 of the transform unit includes an adder 106 and a subtractor 108, each of which has an output terminal.
装置の各段（１１）は、各々が出力端子を有する加算器（１０６）および減算器（１０８）を含む。 - 特許庁 - A carry select adder banks on the fact that there are only two possible values for a carry bit: 1 or 0.
けた上げ選択加算器は、けた上げビットがただ二つの値（1か0）しか取れないという事実に頼っている。 - コンピューター用語辞典 - Cumulative addition is applied to the output data of the variable multiplier 11 by means of an adder 12 and an integral value retainer 15.
可変乗算器１１の出力データは、加算器１２および積分値保持器１５により累積加算される。 - 特許庁 - The modulated data are applied to an adder 121 and is embedded into the output signal of an analog-to-digital converter 31.
この変調データは加算器１２１に印加され、Ａ／Ｄコンバータ３１の出力信号に対して埋め込まれる。 - 特許庁 - Thus, the output value of the adder 9 becomes eight values composed of the multiples of '2' like -6, -4, -2, 0, 2, 4, 6 and 8.
このため加算器９の出力値は−６、−４、−２、０、２、４、６、８の、２の倍数からなる８値となる。 - 特許庁 - By the output of the adder 150, the control angle of the DC conversion station is adjusted for suppressing the shaft torsional vibration.
加算器１５０の出力で、直流変換所の制御角を調節し、軸ねじれ振動を抑制する。 - 特許庁 - Phase regulating addition conditions of the delay adder 76 are fixed while one signal receiving beam is formed.
さらに遅延加算器７６の整相加算条件は１つの受信ビームが形成される間は固定とする。 - 特許庁 - A product-sum device 301 consists of multipliers 3021-302n and an adder 303 that sums outputs of the multipliers.
乗算器３０２_1 〜３０２_n と乗算出力を加算する加算器３０３によって積和器３０１が構成される。 - 特許庁 - A square sum calculating means 607 calculates the square sum of the difference for each order about output of the adder 606.
２乗和算出手段６０７は、加算器６０６の出力について次数毎の差の２乗和を計算する。 - 特許庁 - The image data processor includes an adder having a first input terminal for inputting operational pixel data corresponding to each pixel and a second input terminal, a data delay part for delaying an output from the adder and outputting a delayed output and a data transmission part for inputting the output from the data delay part to the second input terminal of the adder.
画像データ処理装置が、画素に対応する演算画素データを入力する第１の入力端と、第２の入力端と、を有する加算器と、加算器からの出力を遅延して出力するデータ遅延部と、データ遅延部からの出力を前記加算器の第２の入力端に入力させるデータ伝達部と、を具備する。 - 特許庁 - The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.
前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁 - In the low order bit range, addition is performed by a carry increment adder 1 of level 1 whose carry propagation to a higher digit is relatively slow, and in the middle rank bit range, addition is performed by the carry increment adder 1 of level 2 whose carry propagation is quicker, and in the high rank bit range, addition is performed by a high speed carry selector adder 3.
そこで、下位のビット範囲では、上位桁へのキャリー伝播が比較的遅い１レベルのキャリー・インクリメント・アダー１により加算を行い、中位のビット範囲では、これよりもキャリー伝播が高速な２レベルのキャリー・インクリメント・アダー１により加算を行い、上位のビット範囲では、高速なキャリー・セレクト・アダー３により加算を行う。 - 特許庁 - The surround reproducing circuit is provided with: an adder 5 for generating a difference signal between received L and R signals; a low pass filter 6 connected to an output of the adder 5; an operational amplifier 7 for amplifying an output signal of the low pass filter; and an adder 8 for mixing a signal outputted from the operational amplifier 7 with the L and R signals.
入力するＬ信号とＲ信号の差信号を生成する加算器５と、該加算器５の出力側に接続されるローパスフィルタ６と、該ローパスフィルタの出力信号を増幅する演算増幅器７と、該演算増幅器７から出力する信号を前記Ｌ信号および前記Ｒ信号にミキシングする加算器８と具備する。 - 特許庁 - Load detecting hydraulic cylinders 21 are respectively added to hoists 2, and each hoist 2 is provided with one load adder 27 operated by oil pressure generated by the load detecting hydraulic cylinder 21 and a sensor 38 operated by the adder 27 to transmit a signal.
ホイスト２のそれぞれに負荷検出油圧シリンダ２１を付設するとともにこれらが発生する油圧によって作動する一個の負荷加算器２７とこれにより動作させられて信号を発するセンサ３８とを具えた。 - 特許庁 - The analog signal generated by the weighting adder 3I is multiplied by a signal generated by a first local oscillator 7, and the analog signal generated by the weighting adder 3Q is multiplied by a signal generated by a phase shifter 8.
重み付け加算器３Ｉが生成したアナログ信号は、第１局部発振器７が生成する信号と乗算され、重み付け加算器３Ｑが生成したアナログ信号は、移相器８が生成する信号と乗算される。 - 特許庁 - The second adder 43 generates a pseudorandom data sequence, the average value of which is the value of the fractional part data by adding the fractional part data F to an output of the first adder 41 and sends the data sequence to a delta-sigma modulator 44.
第２の加算器４３では、分数部データＦと第１の加算器４１の出力が加算されることで、平均値が分数部データの値で且つ擬似的にランダムなデータ系列が生成され、それがデルタシグマ変調器４４に送られる。 - 特許庁 - Delay devices 40a-40n provided at a subsequent stage of reproduction sections 10a-10n are provided at a previous stage of an adder 80 so that the adder 80 as a mix section mixes signals from respective delay sections of a plurality of channels.
再生部１０ａ〜１０ｎの後段に設けられた遅延器４０ａ〜４０ｎを、混合部としての加算器８０が複数のチャンネルの夫々の遅延部からの信号を混合するようにこの加算器８０の前段に設けている。 - 特許庁 - The ΔΣ modulation circuit additionally has: an adder for generating the difference between the output and the input of the quantizer; and a feedback circuit including a delay device for connecting the output of the adder to either output of the first and the second integrator.
また、ΔΣ変調回路は、量子化器の出力と入力との差分を生成する加算器と、加算器の出力を第１および第２積分器のいずれかの出力に接続する遅延器を含むフィードバック回路を有する。 - 特許庁 - A flag generation circuit is connected to at least one of the plurality of the calculation stages and generates an overflow flag to the adder practically parallelly to the generation of the sum output signals and primary carry output signals of the adder.
フラッグ生成回路がこれら複数の計算段の少なくとも一つに結合され、加算器に対する桁あふれフラッグを、加算器の和出力信号および一次桁上げ出力信号の生成と実質的に並列に生成する。 - 特許庁 - Input data X are branched to two, and one input data are input through the half wave rectifying circuit 1a to the adder 3a, and the other input data are input through the half wave rectifying circuit 1b to the adder 3a after the code is inverted.
入力データＸは２つに分岐され、一方は半波整流回路１ａを介して加算器３ａに入力され、もう一方は符号を反転させた後に半波整流回路１ｂを介して加算器３ａに入力される。 - 特許庁 - The delay time automatic detection circuit of this invention is provided with an adder 1, an adder input control circuit 2, a pre-charge circuit 3, a latch circuit 4, a one-shot pulse generator 5, a changeover device 6, a counter 7, an OR gate G1, and a delay circuit 8.
本発明の遅延時間自動検出回路は、アダー１と、アダー入力制御回路２と、プリチャージ回路３と、ラッチ回路４と、ワンショットパルス生成器５と、切替器６と、カウンタ７と、ＯＲゲートＧ１と、遅延回路８とを備える。 - 特許庁 - The outputs of the L channel filters 102_L1 to 102_LM are added by an L channel adder 103_L, and the outputs of the R channel filters 102_R1 to 102_RM are added by an R channel adder 103_R to obtain an L channel output signal and an R channel output signal.
Ｌチャネルフィルタ１０２_L1〜１０２_LMの出力はＬチャネル加算器１０３_Lで、Ｒチャネルフィルタ１０２_R1〜１０２_RMの出力はＲチャネル加算器１０３_Rで加算され、Ｌチャネル出力信号、Ｒチャネル出力信号が得られる。 - 特許庁 - A real main steam flow rate signal 21 and a real supply steam flow rate signal 37 of a supply steam flow rate detector 36 to a gasification plant are input to an adder 38, and a steam flow rate calculated value 39 is output from the adder 38.
実主蒸気流量信号２１および供給蒸気流量検出器３６によるガス化プラントへの実供給蒸気流量信号３７を加算器３８に入力し、蒸気流量計算値３９を出力する。 - 特許庁 - Furthermore, a directional signal processed by an attenuator 6, an adder 7 and an equalizer 8 is inputted to a moninverting terminal of an adder 22 via a delay circuit 25 and to the other terminal of the means 21, 20 via a delay circuit 26.
また減衰器６、加算器７、イコライザ８で処理された有指向性の信号は遅延回路２５を介して加算器２２の＋側端子と、遅延回路２６を介して手段２１と手段２０の他方の端子に入力される。 - 特許庁
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