「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 .... 48 49 次へ＞- To construct a parity prediction circuit of a full adder from a small number of inputs and a small number of elements.
全加算器のパリティ予測回路を、少ない入力数、素子数で構成することができる。 - 特許庁 - An adder 22 subtracts the output signal from a microphone-acquired signal, and outputs an error signal.
加算器２２は、マイク取得信号から出力信号を減算し、誤差信号を出力する。 - 特許庁 - A numerical weighting value in an adder 2 is a double of an ordinary value like -4, -2 and +2.
加算器９における重み付け数値は、−４、−２、＋２と、通常の２倍の数になっている。 - 特許庁 - An adder 12 adds the generated digital data to the least-significant bit of the received digital data.
生成されたデジタルデータは、加算器１２により、入力デジタルデータの最下位ビットに加算される。 - 特許庁 - Multiplier circuits 14, 15 and an adder 17 synthesize base image data with mixed image data.
乗算回路１４、１５、加算器１７により、ベース画像データとミックス画像データとを合成する。 - 特許庁 - It is supplied to the other input terminal of the adder 2, and subtracted from the digital signal 13.
そして、加算器２の他方の入力端子に供給され、ディジタル信号１３から減算される。 - 特許庁 - The convergence target signal R is inputted to an adder 30 via a polarity inverter 32.
収束目標信号Ｒは、極性反転部３２を介して加算部３０に入力される。 - 特許庁 - The correlator 102 includes matched filters 111 to 113, a phase adjuster 120, and an adder 130.
相関器１０２は、整合フィルタ１１１〜１１３、位相調整器１２０、加算器１３０を備える。 - 特許庁 - Then the generated adaptive filter output Y is supplied to the minus terminal of the adder 4.
そして形成された適応フィルタ出力Ｙが加算器４の−側端子に供給される。 - 特許庁 - A square sum calculating means 613 calculates the square sum for each order about the adder 612.
２乗和算出手段６１３は、加算器６１２について次数毎の２乗和を算出する。 - 特許庁 - A switch 183-2 controls supply for an adder 184 of the analog signal based on an erase-pulse.
スイッチ１８３−２は、イレースパルスを基に、アナログ信号の加算器１８４への供給を制御する。 - 特許庁 - A switch 183-1 controls supply for an adder 184 of the analog signal based on a write-pulse.
スイッチ１８３−１は、ライトパルスを基に、アナログ信号の加算器１８４への供給を制御する。 - 特許庁 - The adder 55 acquires the texture component from the switch 54 and summates the texture component to the structure component S2.
加算器５５は、スイッチ５４からテクスチャ成分を取得し、ストラクチャ成分Ｓ２に加算する。 - 特許庁 - A microphone 3 picks up the voice in the internal space and sends it to an adder 112 as a transmitting signal.
マイクロフォン３は、車内空間の音声をピックアップし送話信号として加算器１１２に送る。 - 特許庁 - The DDS circuit 1 has a cumulative adder, a waveform data memory and a D/A converter.
ＤＤＳ回路１は、累積加算器と波形データメモリとＤ／Ａ変換器とを有している。 - 特許庁 - An adder 147 cumulatively adds the sine waves outputted from the sine wave generator 145.
加算部１４７は、正弦波発生部１４５から出力される正弦波を累積加算する。 - 特許庁 - The speaker 29 converts the sound signals added by the adder 205 to sound waves and amplifies the sound.
スピーカー２９は、加算器２０５において加算された音信号を音波に変換して拡声する。 - 特許庁 - A third adder 5c adds a first video signal V1A and a second video signal V2A.
第３加算器５ｃは、第１映像信号Ｖ１Ａと第２映像信号Ｖ２Ａとを加算する。 - 特許庁 - A phase shifter 60 applies phase shift to the output signals of adders, and the output signals are added by an adder 70.
移相器60は加算器の出力信号に位相シフトを施し、加算器70で加算する。 - 特許庁 - The split electrodes 28a and 28b are connected to two input terminals of an adder circuit 34, respectively.
分割電極２８ａ，２８ｂは、加算回路３４の２つの入力端にそれぞれ接続される。 - 特許庁 - An analog/digital converter (ADC) 200 converts the analog output from the adder 214 into a digital output.
アナログ・デジタル変換器２００は加算器２１４からのアナログ出力をデジタル出力に変換する。 - 特許庁 - An adder 14 adds the signals S14 and S13 and outputs an audio signal S15.
加算器１４は、信号Ｓ１４およびＳ１３を加算して、オーディオ信号Ｓ１５を出力する。 - 特許庁 - The adder 205 adds all the sound signals in the signal buses attenuated by the attenuators 204.
加算器２０５は、減衰器２０４により減衰された全ての信号バスの音信号を加算する。 - 特許庁 - An adder 34 adds the waveform patterns for the respective registers to generate a corrected waveform.
加算部３４は、各音域用の波形パターンを加算することにより補正波形を生成する。 - 特許庁 - This conditional selection adder includes first and second signal generation parts and a summation circuit.
条件選択加算器は、第１信号生成部、第２信号生成部、及び合算回路を含む。 - 特許庁 - An adder 43 sums the signal whose phase is controlled and the signal receiving waveform shaping.
加算器４３は、前記位相制御された信号と前記波形整形された信号とを合成する。 - 特許庁 - A data reproduction circuit 26 similarly reproduces data from an output signal of the delay adder 20.
データ再生回路２６は、同様に、遅延加算回路２０の出力信号からデータを再生する。 - 特許庁 - The outputs of the primary signal route and the filter multiplication circuit are supplied directly to an adder 124.
１次信号経路及びフィルタ乗算回路の出力を加算器１２４に直接供給する。 - 特許庁 - DELAY-LOCKED LOOP FOR CONTROLLING DELAY TIME USING SHIFTER AND ADDER, AND CLOCK DELAYING METHOD
シフタ及び加算器を利用して遅延時間を調節する遅延固定ループ及びクロック遅延方法 - 特許庁 - A two-bit binary adder takes two 2-bit numbers and adds them together to get a 3-bit result.
2ビット2進加算器は2ヶの2ビット数を取ってそれらを足し合わせ、3ビットの結果を得る。 - コンピューター用語辞典 - The adder 5 adds process control pressure on the primary side and fixed pressure designated in advance.
加算器５は、一次側のプロセス制御圧力と予め指定された固定圧力とを加算する。 - 特許庁 - The instruction current value I_γ^* acquired by the adder 62 is given to an upper and lower limiter 63.
加算器６２によって得られた指示電流値Ｉ_γ^＊は、上下限リミッタ６３に与えられる。 - 特許庁 - An adder 32 adds the extracted component to a control voltage of a VCO 20.
この抽出された成分は、加算器３２によってＶＣＯ２０の制御電圧に加算される。 - 特許庁 - By an adder 11d, the delayed AS is added to the US and US+AS is generated.
加算器１１ｄでは、ＵＳに遅延させたＡＳが加算され、ＵＳ＋ＡＳが生成される。 - 特許庁 - A receiving signal estimated value is added to the adder 5-i.
適応フィルタ６−ｉから出力された受信信号推定値は加算器５−ｉに加えられる。 - 特許庁 - This mute circuit is composed of an inverted adder 5, a switch element 6 and a mute signal generating part 7.
この発明は、反転加算器５と、スイッチ素子６と、ミュート信号発生部７とからなる。 - 特許庁 - The output of the adder is then written back to the memory location specified by the current code.
次に、加算器の出力は、現在のコードにより特定されるメモリロケーションに書き戻される。 - 特許庁 - The signal is input to an FM modulator unit 11 through an adder 17 to be FM-modulated.
この信号は加算器１７を介してＦＭモジュレータ部１１に入力され、ＦＭ変調される。 - 特許庁 - Still further, the signal from the adder 14 is fetched into an output terminal 17 through an adder 16, and is fed to e.g. a frame memory 18 acting as a 1-frame storage means.
さらに加算器１４からの信号が、加算手段となる加算器１６を通じて出力端子１７に取り出されると共に、例えば１フレームの記憶手段となるフレームメモリー１８に供給される。 - 特許庁 - An adder 8 and a delay device 10 constitute a 9-bit accumulator, output of an adder 2 is inputted and output of 3-input NAND gate 30 is connected with the remaining least significant bit input.
加算器８と遅延器１０は、９ビットのアキュムレータを構成し、加算器２の出力が入力され、残りの最下位ビット入力には３入力ＮＡＮＤゲート３０の出力が接続される。 - 特許庁 - An adder 22 calculates non- cyclic address by (A+|C|) in the case of addressing of an adding direction or by (A-|C|) in the case of addressing of a subtracting direction and an adder 24 calculates (M-1).
加算器２２で、加算方向のアドレシングであれば（Ａ＋｜Ｃ｜）、減算方向のアドレシングであれば（Ａ−｜Ｃ｜）によって非巡回アドレスを算出するとともに、加算器２４で（Ｍ−１）を算出する。 - 特許庁 - An adder operation decision means 3 decides whether or not individual addition processing in the plurality of butterfly operations of the adder 2 are necessary in the addition processing based on an identification number for identifying a channelization code.
アダー動作判断手段３は、チャネライゼーションコードを識別する識別番号に基づいて、アダー２の複数のバタフライ演算における個々の加算処理において、その加算処理が必要か否か判断する。 - 特許庁 - A dispersion coefficient detecting means is formed of a multiplier 13, an adder 14, registers 15, 16, a multiplier 17, the adder 18, the registers 19, 20, a multiplier 21 and a subtracter 22 to calculate a dispersion (dispersion coefficient).
又、乗算器１３、加算器１4 、レジスタ１5 、１6 、乗算器１7 、加算器１8 、レジスタ１9 、２０、乗算器２１、減算器２２でばらつき係数検出手段を形成し、分散（ばらつき係数）を算出する。 - 特許庁 - The pseudonoise signal N' is input at a - terminal for the adder 83, thus subtracting the pseudonoise signal N' from the voice data composed of the lens noises N and the desired recording sound S in the adder 83.
この疑似雑音信号Ｎ′は、加算器８３の−端子に入力され、よって、加算器８３においてレンズ雑音Ｎと希望収録音Ｓとからなる音声データから、疑似雑音信号Ｎ′が減算される。 - 特許庁 - The image-processing apparatus comprises an adder 105 for adding noise signals to each input data signal of each of three primary colors R, G, and B; and a matrix circuit 104 for supplying noise signals to the adder 105.
ＲＧＢの三原色それぞれの入力データ信号に対して、ノイズ信号を加算する加算器１０５と、上記加算器１０５に、ノイズ信号を供給するマトリクス回路１０４とを備える。 - 特許庁 - A multiplier 11 performs operation for finding the product of the arithmetic result a2+b2 of the adder 9 and the arithmetic result c2+d2 of the adder 10 so that (a2+b2)×(c2+d2)=|Z|2 can be found.
乗算器１１が、加算器９の演算結果ａ^2＋ｂ^2と加算器１０の演算結果ｃ^2＋ｄ^2の積を求める演算を行うことにより（ａ^2＋ｂ^2）×（ｃ^2＋ｄ^2）＝｜Ｚ｜^2が求められる。 - 特許庁 - A selector 204 selects a decoded data from an adder 203 except for first data, and outputs them as the decoded data of even number, meanwhile supplies it to an adder 205 as a previous value.
セレクタ２０４は、先頭データ以外は加算器２０３からの復号化データを選択し、偶数番目の復号化データとしてそのまま出力する一方、加算器２０５に前値として供給する。 - 特許庁 - A storage circuit 37 holds the output of the adder 39 and the output of the storage circuit 37 and the output of the multiplier 38 are switched by the select (3) circuit 38 and inputted to the adder 39.
加算器３９の出力は記憶回路３７で保持され、この記憶回路３７の出力と乗算器３８の出力がセレクト（３）回路３８で切り換えられて、加算器３９に入力される。 - 特許庁 - Furthermore, output signals from the amplifiers 14, 15 are respectively attenuated by 1/2 attenuators 17, 18 by -6 dB, an adder 19 sums outputs from the attenuators 17, 18 and provides an output of the sum to a noninverting terminal of an adder 20.
また増幅器１４及び１５の出力信号は、それぞれ１／２減衰器１７及び１８で−６ｄＢに減衰され、加算器１９で加算されて加算器２０の＋側端子に入力される。 - 特許庁 - The inputted picture data is transmitted to a rounding error estimating device 8 of a watermark adder 1 and output from the rounding error estimating device 8 is transmitted to a subordinate information adder 9 as a correcting means of a pixel value.
入力画像データは、ウォータマーク付加器１の丸め誤差見積器８に送られ、この丸め誤差見積器８からの出力が画素値の修正手段である付随情報付加器９に送られる。 - 特許庁
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