「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 13 14 15 16 17 18 19 20 21 .... 48 49 次へ＞- The recording pulse generator 1, the auxiliary pulse generator 4, and the adder 8 output a pulse-like signal having a shape corresponding to the measured temperature.
記録パルス発生器１、補助パルス発生器４、加算器８とは、測定温度に応じた形状のパルス状信号を出力する。 - 特許庁 - The adder 105 performs addition processing in the number of division blocks and block size according to directions of an animation/still picture processing selector 106.
積算部１０５は、動画／静止画処理切り換え部１０６の指示に応じた分割ブロック数及びブロックサイズで積算処理を行う。 - 特許庁 - Also, a "reduced carrier initial value" of a ROM 21a and a correction value (reduced carrier initial value + reference voltage) are added thereto by an adder 25.
また、加算器２５でＲＯＭ２１ａの「低減搬送波初期値」と（低減搬送波初期値＋基準電圧）の補正値が加算される。 - 特許庁 - In this image display device, higher-rank image data corresponding to a higher-rank bit of input image data Din are given an increment as much as one by an adder 201.
入力画像データＤinの上位ビットに対応する上位画像データは加算器２０１によって「１」だけインクリメントされる。 - 特許庁 - In an adder circuit 44, a third display control signal to be used in light emission control when a remote control signal is received is added.
加算回路４４において、リモートコントロール信号の受信時の発光制御に使用される第３の表示制御信号が加算される。 - 特許庁 - The adder 50 synthesizes the addition sound signal-synthesized information-superimposed sound signal with a band limiting acoustic signal, and gives the resulting synthesized signal to a loudspeaker 60.
加算器５０は付加音合成済み情報重畳音信号と帯域制限音響信号を合成して、スピーカ６０へ与える。 - 特許庁 - An adder means 4 adds the musical signal of the enhanced band which is converted by the signal level conversion means 3, to the musical signal.
加算手段４が、信号レベル変換手段３により変換された強調帯域の音楽信号を音楽信号に加算する。 - 特許庁 - The smoothed intensity signal of each saturation amplifier is inputted to an adder circuit 141 and used to form an RSSI total output.
この平滑化された各飽和増幅器の強度信号は加算回路141に入力されRSSI総合出力を形成するために用いられる。 - 特許庁 - The functional circuit is provided with an arithmetic part, a look-up table, a timing compensating part, an adder/subtractor, a statistic module, an image-shifting circuit and other processing devices.
機能回路は、算術部、ルックアップテーブル、タイミング補償部、加算器/減算器、統計モジュール、画像シフト回路、その他処理デバイスを備える。 - 特許庁 - An adder 12 adds and synthesizes an input signal and a signal including the harmonic sound signal adjusted by the adjustment means 15.
加算器１２は、入力信号とゲイン調整手段１５において調整された倍音信号を含む信号とを加算合成する。 - 特許庁 - The operators 77-1 to 77-N each multiply the prediction coefficient by the dynamic range for each pattern, and output result of multiplication to an adder 78.
予測演算部７７−１乃至７７−Ｎは、予測係数とダイナミックレンジをパターン毎に乗算し、加算部７８に出力する。 - 特許庁 - Since the output signal from the multipliers 4, 5, 6 has the same frequency, an output signal from an adder 7 is the pilot tone signal 30.
乗算器４，５，６の出力信号は同一周波数であるため、加算器７の出力信号もパイロットトーン信号３０となる。 - 特許庁 - The volume values of the respective sample points are fed to an adder 37 using binary data of an object region extraction section 16 as a gate signal.
そして、対象領域抽出部１６の二値データをゲート信号として、加算器３７に各サンプル点の体積値が供給される。 - 特許庁 - An output of the adder 906 is supplied to an adaptive bit allocation encoding circuit 907 and an inverse orthogonal transform circuit 909.
加算器９０６の出力は、適応ビット割当符号化回路９０７と、逆直交変換回路９０９とに供給される。 - 特許庁 - The operation result of the target row calculated by the adder 135-1 is supplied to a computing unit 141 via a switch 136.
加算器１３５−１により演算された対象行の演算結果は、スイッチ１３６を介して演算器１４１に供給される。 - 特許庁 - The additional tension setter 46 receiving the addition indicating signal outputs predetermined additional tension Tp to an adder 48.
上乗せ指示信号を受けた上乗せ張力設定器４６は、予め定められた上乗せ張力Ｔｐを加算器４８へ出力する。 - 特許庁 - Quantized data is expanded by a dequantization unit 206, and restored to the sample value by adding the smallest value M by an adder 205.
また量子化されたデータは逆量子化部２０６で伸張され、加算器２０５で最低値Ｍを加算されて標本値に復元される。 - 特許庁 - An adder 14 adds compensation data Eh to output data of the endless phase shifter 13 to output demodulated output data Dv.
加算器１４は、無限移相器１３の出力データに補償データＥｈを加算して復調出力データＤｖを出力する。 - 特許庁 - To provide a voice signal adder that prevents a superimposed echo signal and occurrence of howling without too much degrading presence and naturalness.
臨場感や自然度をあまり落とさずにエコーの重畳やハウリングの発生を防止可能な音声信号加算装置を提供する。 - 特許庁 - The torque adder 41a belongs to the one hinge 41 to give torque for turning when shifting from the opening position to the folding position.
トルク付加装置４１ａは、１つのヒンジ４１に付属し、展開位置から折畳み位置に移行する際に回動のためのトルクを与える。 - 特許庁 - An adder 120 adds the predicted motion vector value and a difference value from an arithmetic decoding processing section 110 and computes the motion vector.
加算器１２０は、その動きベクトル予測値と、算術復号化処理部１１０からの差分値とを加算して動きベクトルを算出する。 - 特許庁 - An adder 54 takes difference between signals after these squarings to output a signal A^2cos(2ωt) whose frequency is transformed into double.
加算器５４は、これら自乗後の信号の差分を取り、周波数が２倍に変換された信号Ａ^２ｃｏｓ（２ωｔ）を出力する。 - 特許庁 - The frame information adder 102 is configured to add frame information used for identifying the image data affected by the flash to the image data.
フレーム情報付加部１０２は、フラッシュの影響を受けている画像データを特定するためのフレーム情報を、画像データに付加する。 - 特許庁 - A binarization unit 22, an error detector 27, an error distribution matrix 25, and an adder 21 binarize an attention pixel of a color component image according to an error diffusion method.
二値化部22、誤差検出器27、誤差配分マトリクス25、加算器21は、色成分画像の注目画素を誤差拡散法によって二値化する。 - 特許庁 - The circulating adder adds the flag and the signal and respectively supplies a carry to the AND circuit of the next stage.
循環型加算器は、（イ）に示すフラグと、（ニ）に示す信号とを加算し、（ホ）に示すキャリーをそれぞれ次段のＡＮＤ回路に供給する。 - 特許庁 - An adder 702 adds smear correction data having polarity opposite to that of the smear to the data of the pixel to be corrected, and thus, the smear is suppressed.
加算器７０２にて、補正対象の画素のデータに、スミアとは逆極性のスミア補正データを加算し、これにより、スミアを抑制する。 - 特許庁 - A cumulative adder 7 performs cumulative addition of a decimal value f set in an f setting part 8 in response to division output DOUT.
累積加算器７はｆ設定部８に設定された小数値ｆを分周出力ＤＯＵＴに応答して累積加算する。 - 特許庁 - A temporary information adder generates a digital broadcast wave for retransmission by adding temporary information to BML data of the digital broadcast wave.
一時情報付加装置は、一時情報をデジタル放送波のＢＭＬデータに付加して再送信用のデジタル放送波を生成する。 - 特許庁 - A first digital/analog converter 1-12 converts the main signal of the transmission signal into an analog signal, which is given to an adder 1-3.
送信信号の主信号を、第１のディジタルアナログ変換器１−１２でアナログ信号に変換して加算器１−３に入力する。 - 特許庁 - Adder sections 102a1, 102am multiplex k/2-sets of spread information signals to generate a multiplexed signal.
加算部１０２ａ_1および加算部１０２ａ_mは、拡散されたｋ／２個の情報信号を多重することにより、多重信号を生成する。 - 特許庁 - This circuit can be composed of only the more inexpensive IFFT circuit of the point number 1k, a simple modulation circuit, a memory and an adder circuit.
この回路は、より安価なポイント数１ｋのＩＦＦＴ回路と簡単な変調回路，メモリ及び加算回路のみで構成できる。 - 特許庁 - The higher-rank image data Da and output data of the adder 201 are supplied to a RAM 203 through a switch 202 as address data.
上位画像データＤaと加算器２０１の出力データは、スイッチ２０２を介してアドレスデータとしてＲＡＭ２０３に供給される。 - 特許庁 - An analog adder circuit 12 sums analogically the base band signals of the two systems and a clock recovery DPLL circuit 16 receives the sum.
２系統のベースバンド信号は、アナログ加算回路１２によりアナログ加算された後、クロック再生用ＤＰＬＬ回路１６に入力する。 - 特許庁 - A binarization section 22, an error detector 27, an error distribution matrix 25, and an adder 21 binarize a focused pixel of an input image by an error diffusion method.
二値化部22、誤差検出器27、誤差配分マトリクス25、加算器21は、入力画像の注目画素を誤差拡散法によって二値化する。 - 特許庁 - A square circuit 201, an adder circuit 202, a register 203, and a shift circuit 204 calculate a square sum average of pixel data Pk.
自乗回路２０１、加算回路２０２、レジスタ２０３およびシフト回路２０４によって、画素データＰｋの自乗和平均が算出される。 - 特許庁 - An adder 12c adds a present image S_n to a past image T_n-1 to blend them at a blending ratio according to the recursive coefficient α.
加算器１２ｃは、現在画像Ｓ_nおよび過去画像Ｔ_n-1をリカーシブ係数αに応じた配合比で配合するように加算する。 - 特許庁 - An analog adder 9 adds the bias compensation amount signal 108 to an angular velocity signal 107, to generate the angular velocity signal ωa with the bias compensated.
アナログ加算器9は、角速度信号107にバイアス補償量信号108を加え、バイアスの補償された角速度信号ωaを生成する。 - 特許庁 - An adder 4 outputs a pressure correction set value AP0a obtained by adding ΔP1 to a pressure set value P0a in the first period.
加算器４は第１期間の圧力設定値Ｐ０ａにΔＰ１を加えて得られる圧力補正設定値ＡＰ０ａを出力する。 - 特許庁 - An adder 15 adds a compensation amount corresponding to the deviation to the control variable Vt and negatively feeds the deviation back to the control variable Vt.
加算器１５は、その偏差に応じた補償量を制御変数Ｖｔに加算して、偏差を制御変数Ｖｔに負帰還する。 - 特許庁 - The PI control part 75 finds a q-axis voltage component V_q so that the adder 73 sets the q-axis current component I_q to be zero.
また、加算器７３がｑ軸電流成分Ｉ_ｑを零にするように、ＰＩ制御部７５がｑ軸電圧成分Ｖ_ｑを求める。 - 特許庁 - A comparator 8 compares an output of the adder 7 with a reference value and outputs a signal, in response to the result of comparison as a delay signal.
コンパレータ８は、加算器７の出力を基準値と比較し、比較の結果に応じた信号を遅延信号として出力する。 - 特許庁 - A melody signal generated in a melody oscillator 12 and a tone signal generated in a tone oscillator 13 are added in an adder 14.
メロディ発振器１２で生成されたメロディ信号とトーン発振器１３で生成されたトーン信号とを加算器１４で加算する。 - 特許庁 - A saturation determining means is formed of an adder 18, registers 19, 20 and a comparator 26 to determine the presence of saturation in the each local area.
そして、加算器１８、レジスタ１９、２０、比較器２６で飽和判定手段を形成し、局所領域の飽和の有無を判定する。 - 特許庁 - The adder 19 adds electrical signals inputted from the attenuator 12 and the SAW element 18, and outputs an added electrical signal.
加算器１９は、減衰器１２とＳＡＷ素子１８から入力された電気信号を加算し、加算電気信号を出力する。 - 特許庁 - The mixing type modulator is composed of an adder 201, a prediction filter 202, a noise shape filter 203, a quantizer 204, and a delay unit 205.
混合型変調器は、加算器２０１、予測フィルタ２０２、ノイズシェイプフィルタ２０３、量子化器２０４及び遅延器２０５にて構成される。 - 特許庁 - A calculation circuit 2 comprises a sample hold 21, an adder 22, a subtractor 23, a sub A/D converter 24, and a sub D/A converter 25.
演算回路２は、サンプルホールド部２１と、加算部２２と、減算部２３と、サブＡ／Ｄコンバータ２４と、サブＤ／Ａコンバータ２５とを含む。 - 特許庁 - Then an adder 30 adds both the signals VII and VQQ and outputs the result as a phase shift output signal VI out.
そして、加算器３０により両信号ＶＩＩ及びＶＱＱを加算し、移相出力信号ＶＩｏｕｔとして出力する。 - 特許庁 - The data corrected if needed can be obtained as the data D as the result of adding the key K in a key adder 2009.
必要に応じて修正されたデータは、鍵加算装置２００９において、鍵Kが加算された結果、データDとして得ることが出来る。 - 特許庁 - The voltage V1 or V2 is added to a reference voltage VS at an adder circuit 6 and the sum controls a gain of a voltage controlled attenuator 1.
これらの電圧Ｖ1またはＶ2が加算回路６で基準電圧ＶSと加算されて電圧制御減衰器１のゲインを制御する。 - 特許庁 - A video signal is delayed by delay circuits 1-5 and inputted to a weighted adder circuit 6 and a Max-Min calculation circuit 7.
映像信号は、遅延回路１〜５によって遅延され、加重加算回路６およびＭａｘ−Ｍｉｎ計算回路７に入力する。 - 特許庁
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