「adder」を含む例文一覧(2405)
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入力するＬ信号とＲ信号の差信号を生成する加算器５と、その加算器５の出力側に接続されるローパスフィルタ６と、そのローパスフィルタ６の出力信号をＬ信号およびＲ信号に各々ミキシングする加算器８、９とを具備する。 - 特許庁 - Whispering voice data newly outputted from the whispering voice input part 10 is added to voice data circulating along a closed loop, which returns from the adder 11 to the adder 11 through the delay device 12, each time when circulating once, and thus voiced sound data is generated.
加算器１１から遅延器１２を経て加算器１１に帰還する閉ループを巡回する音声データには、一巡する度に、ささやき音声入力部１０から新たに出力されるささやき音声データが加算されていき、それによって有声音データが形成される。 - 特許庁 - A 1st adder 4a sums a positive-phase output A of the differential output preamplifier 2 and a negative-phase output B' of the mean value detection circuit, and a 2nd adder 4b sums a negative-phase output A' of the differential output preamplifier 2 and a positive-phase output B of the mean value detection circuit.
第１の加算器４ａは差動出力前置増幅器２の正相出力Ａと平均値検出回路の逆相出力Ｂ’を加算し、第２の加算器４ｂは差動出力前置増幅器２の逆相出力Ａ’と平均値検出回路の正相出力Ｂを加算する。 - 特許庁 - Since set preset tension Tr is outputted to the adder 48 from a tension setter 50, the additional tension Tp is added to the preset tension Tr by the adder 48, and added tension Ts is determined, and the added tension Ts is outputted to a current-hydraulic pressure converter 52.
張力設定器５０からは、設定された設定張力Ｔｒが加算器４８へ出力されているので、加算器４８により、設定張力Ｔｒに上乗せ張力Ｔｐが加算され、加算張力Ｔｓが求められ、加算張力Ｔｓが電流・油圧変換器５２へ出力される。 - 特許庁 - Then, an RF signal containing a laser noise is supplied to one input terminal of an adder 62, and a laser noise cancellation FPD signal containing the laser noise of the same level as that of the RF signal is supplied to the other input terminal of the adder 62 in reverse phase from the amplifier 65.
そして、加算器６２の一方の入力端子へレーザノイズを含むＲＦ信号を供給し、前記ＲＦ信号のレーザノイズと同レベルのレーザノイズを含むレーザノイズキャンセル用ＦＰＤ信号を増幅器６５から逆相で加算器６２の他方の入力端子へ供給する。 - 特許庁 - The 2-input adder 600 sums the spread synthesis signal from the spread section 310 to the spread synthesis signal from the selector section 400 and the 2-input adder 700 sums the spread synthesis signal from the spread section 320 to the spread synthesis signal from the selector section 400.
２入力加算器６００は、拡散部３１０からの拡散合成信号とセレクタ部４００からの拡散合成信号を加算し、２入力加算器７００は、拡散部３２０からの拡散合成信号とセレクタ部４００からの拡散合成信号を加算する。 - 特許庁 - In the digital adder 14-2, digital addition is applied to the non-audio digital signal and the linear encoded digital signal from a linear encoding converter 10-3 and in the digital adder 14-3, digital addition is applied to the non-audio digital signal and the linear encoded digital signal from a linear encoding converter 10-2.
デジタル加算器１４−２は、無通話音声デジタル信号と線形符号化変換器１０−３からの線形符号化デジタル信号をデジタル加算し、デジタル加算器１４−３は、無通話音声デジタル信号と線形符号化変換器１０−２からの線形符号化デジタル信号をデジタル加算する。 - 特許庁 - A weighting adder 3I weights and adds the logical value of each lower 5th and 12th bit in this bit column and a weighting adder 3Q weights and adds the logical value of each lower 1st-8th in this bit column, and generate two analog signals whose phases are different by (π/2) radian.
重み付け加算器３Ｉは、このビット列のうち下位から５〜１２番目の各ビットの論理値を、また、重み付け加算器３Ｑは下位から１〜８番目の各ビットの論理値を、それぞれ重み付けして加算し、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を生成する。 - 特許庁 - Furthermore, a control signal 46 from the control signal generating means 45 is used for a cross fade- changeover control signal, an output signal from the means 47 is given to a negative terminal of the adder 44 and also outputted from a terminal 51, and the output of the adder 44 is outputted from a terminal 50.
さらに制御信号生成手段４５からの制御信号４６がクロスフェード切替え制御信号とされ、切替えられた信号は加算器４４の−側端子に入力されると共に端子５１から出力され、また加算器４４の出力は端子５０から出力される。 - 特許庁 - First error signal vectors are supplied to the great number of first adder circuits and in order to generate error-corrected first signal vectors (a_n*, b_n*), the adder circuits (18, 19) add a first error signal vector to at least one first signal vector (a_n', b_n').
この多数の第１加算回路には、第１誤差信号ベクトルが供給され、この多数の第１加算回路（１８、１９）は、誤差補正済み第１信号ベクトル（ａ_ｎ^＊、ｂ_ｎ^＊）を生成するために、第１誤差信号ベクトルを、少なくとも１つの第１信号ベクトル（ａ_ｎ‘、ｂ_ｎ‘）に加算する。 - 特許庁 - The difference pixel data DPIX1 are given to an error-compensation means consisting of a difference frame adder section 10, difference image memory section 11, a difference pixel distribution measurement section 12, a DCT conversion section 13 and a DCT coefficient adder section 3 to compensate a conversion coding coefficient error attended with the requantization.
該差分画素データＤＰＩＸ1 は、差分フレーム加算部１０、差分画像メモリ部１１、差分画素分布測定部１２、ＤＣＴ変換部１３、およびＤＣＴ係数加算部３からなる誤差補償手段に入力し、再量子化に伴う変換符号化係数誤差を補償する。 - 特許庁 - An error output obtained by the comparison of the output of the amplitude difference with a set value SP by means of an adder 114 is added to the oscillation signal with the adder from a feedback amplifier 115 and fed back to an electrode for z displacement of the piezoelectric tube to control the average distance between the tip part and the sample to a set value.
加算器１１４で振幅差出力と設定値ＳＰとを比較して得られる誤差出力は帰還増幅器１１５から加算器で発振信号と加算され、ピエゾチューブのｚ変位用電極に帰還されて先端部と試料との平均距離を設定値に制御する。 - 特許庁 - The audio mixing device includes: an analog adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; and a DA converter for DA-converting a digital audio signal output from the analog adder to output an analog audio signal.
オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するアナログ加算器と、上記アナログ加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器とを備えた。 - 特許庁 - An output from the amplifier 3 is supplied to a level difference detection circuit 15 and plus side terminals of adders 5, 6, and an output of the amplifier 4 is fed to the level difference detection circuit 15, the plus side terminal of the adder 5 and a minus side terminal of the adder 6 through a level control 14.
この増幅器３の出力はレベル差検出回路１５と加算器５及び６の＋側端子に供給され、増幅器４の出力はレベルコントロール１４を通じてレベル差検出回路１５と加算器５の＋側端子と加算器６の−側端子に供給される。 - 特許庁 - An output of the variable amplifier is given to a 2nd adder 18 and a 3rd adder 19, where the signal is added to a substantial stereo microphone output, and since the variable amplifier is changed to be linked with a zoom change so as to obtain an audio change integrated with a video change.
可変増幅器の出力はそれぞれ第２の加算器１８、第３の加算器１９に接続し、ここで本来のステレオマイクロホン出力と加算し、可変増幅器はズーム変化に連動する変化をするため、映像と一体化した音声変化が得られるものである。 - 特許庁 - A signal added by the adder circuit 30 is output as a shake signal indicating a shake detected by the shake detecting sensor 14'.
そして、振れ検出センサ１４′により検出された振動を示す振れ信号として加算回路３０により加算した信号を出力する。 - 特許庁 - A current switching circuit 600, a current adder 610 and transition detectors 61 and 62 are fitted in a transmission circuit of a data transmission system.
データ伝送システムの送信回路内に、カレントスイッチ回路６００、電流加算回路６１０、および遷移検出回路６１，６２を設ける。 - 特許庁 - A video signal is supplied to a current calculation part 2 and is converted to data corresponding to the overall panel current there and is supplied to the adder 22.
映像信号は、電流計算部２４に供給され、ここでパネル総電流に相当するデータに変換され、加算器２２に供給される。 - 特許庁 - Both variations are added by an adder 21 and, if the sum is in excess of a tolerance, a correction is calculated by multiplying a correction constant by a correcting device 22.
両変動値を加算器２１で加算し、許容範囲を越えている場合に、補正器２２にて補正定数を掛けて補正値を算出する。 - 特許庁 - Subsequently, a high-frequency component adder 4 generates a signal component of a high-frequency band on the basis of the digital signal, and adds the generated signal component.
次いでこのデジタル信号をもとにして、高周波成分付加部４により高域周波数帯域の信号成分を生成し付加する。 - 特許庁 - A multiplier 124 multiplies the pseudo-stationary noise by the gain determined by the gain adjuster 123 and outputs the result to an adder 125.
乗算器１２４は、利得調整器１２３によって決定された利得を擬似定常雑音信号に乗算して加算器１２５に出力する。 - 特許庁 - Toggling of bits constituting a color signal RGB is detected by a toggling detector 61, and the number of toggled bits is calculated by an adder 62.
色信号ＲＧＢを構成するビットのトグリングをトグリング検出器６１で検出し、トグリングされたビット数を加算器６２により計算する。 - 特許庁 - This M-bit adder capable of receiving a first M-bit argument, a second M-bit argument and a carry-in (CI) bit is provided.
本発明によれば、第一Ｍビット引数、第二Ｍビット引数、キャリィイン（ＣＩ）ビットを受取ることが可能なＭビット加算器が提供される。 - 特許庁 - Encoded image data is decoded by an entropy decoder 14, an inverse quantizer 16, an inverse DCT device 18 and an adder 28.
符号化画像データは、エントロピー復号化装置１４逆量子化装置１６、逆ＤＣＴ装置１８及び加算器２８により復号化される。 - 特許庁 - Regarding an input signal passed through a LPF 41, an out-of-band high-frequency sound from a high-frequency sound generating part 42 is calculated by an adder 43.
ＬＰＦ４１を通過した入力信号は、高周波音発生部４２からの帯域外の高周波音が加算器４３で加算される。 - 特許庁 - To reduce errors of operation results of a voltage adder circuit configured by connecting output terminals of two operational amplifiers through two resistors.
２つのオペアンプの出力端を２つの抵抗を介して接続した構成の電圧加算回路における演算結果の誤差を小さくする。 - 特許庁 - A second multiplier 5e adjusts the gain of the signal V2, and a second adder 5f adjusts the DC component of the signal V2 after gain adjustment.
第２乗算器５ｅは信号Ｖ２の利得を調整し、第２加算器５ｆは利得調整後の信号Ｖ２の直流成分を調整する。 - 特許庁 - An adder 60 generates a first corrected sound signal NE't by subtracting the pseudo echo sound signal FE't from a collection sound signal NEt.
加算器６０は収音信号ＮＥｔから擬似反響音信号ＦＥ’ｔを差分することで第１補正音声信号ＮＥ’ｔを生成する。 - 特許庁 - A modulated signal S10 from the D/A converter 6 is supplied to an adder 9 which is the previous stage of the loop filter 2 in a PLL unit 10.
さらに、Ｄ／Ａ変換器６からの変調信号Ｓ１０をＰＬＬ部１０におけるループフィルタ２の前段の加算器９へ印加する。 - 特許庁 - Then, the echo generated in the loop 22 is converted back to analog signals by a D/A converter 24, added to original sounds in an adder 26 and outputted.
帰還ループ２２で発生されたエコーはＤ／Ａコンバータ２４でアナログ信号に戻され、加算器２６で原音と加算して出力される。 - 特許庁 - The synchronization determination level setting part 40 is provided with a sync chip level detection circuit, a comparison circuit, a chip level selection circuit, a sync chip level holding part, and an adder.
同期判定レベル設定部は、シンクチップレベル検出回路、比較回路、チップレベル選択回路、シンクチップレベル保持部及び加算器を備える。 - 特許庁 - The phase circuit 4 shifts the phase of the frequency dividing signal 0° phase signal) of the frequency dividing circuit 3 by 180° to output the shifted signal to the adder circuit 5.
位相回路４は、分周回路３の分周信号（０°位相の信号）を、１８０°位相シフト（ｃ）して加算回路５へ出力する。 - 特許庁 - In a weight coefficient calculating circuit 208, a weight coefficient (α) is calculated, corresponding to an fD detection value and outputted to the weighting adder circuit 204.
重み係数算出回路２０８では、ｆＤ検出値に応じて重み係数（α）を算出し、重み付け加算回路２０４に出力する。 - 特許庁 - An anti-phase adder 102 inverts the polarity of a predetermined reception symbol, and adds the inverted reception symbol to the predetermined reception symbol.
逆相加算部１０２は、予め定めた受信シンボルの極性を反転し、この反転した受信シンボルと所定の受信シンボルとを加算する。 - 特許庁 - To reduce the circuit scale of the quotient/remainder discriminating part of retracting divider for high-order radix by determining a quotient by performing bit matching corresponding to the compared results of a three-input adder/subtracter, a three-input comparator and second and first comparators.
商をｋビットずつ求める基数２^k の引き戻し法除算器において、商・剰余判定部の回路規模を削減する。 - 特許庁 - Furthermore, an output of the adder 6 is amplified by an amplifier 10 and fed to an adaptive filter 12 through an analog/digital converter 11.
また加算器６の出力はさらに増幅器１０にて増幅され、Ａ／Ｄ変換器１１を通じて適応フィルタ１２に入力される。 - 特許庁 - In the three-input adder/subtracter 319, the new remainder Re is found by parallel performing the compound addition/subtraction of {R-(y+z)} with one time of carry propagation.
このとき、３Ｂ＝（Ｂ＋２Ｂ）≦Ｒの比較において３入力比較器３１３を用い、（Ｂ＋２Ｂ）の加算を行わずして比較を実現する。 - 特許庁 - An adder circuit 110 adds a block address b-add and the class code of the concerned DCT block thereto to obtain output encoded data.
付加回路１１０は、注目ＤＣＴブロックに、そのブロックのブロックアドレスｂ＿ａｄｄ及びクラスコードＣＬを付加し、出力符号化データを得る。 - 特許庁 - A comparator 16 compares the decoded signal 106 with the reception object 108, and a bit adder 18 generates a mismatched bit number 112 on the basis of a result of comparison.
比較器16では復調信号106と受信対象108とを比較し、ビット加算器18では比較結果に基づいて不一致ビット数112を生成する。 - 特許庁 - An adder 41 adds a correction value for allowing the central value in a range where the correlation value data can take to reach '10000000' to the correlation value data.
加算器４１は、相関値データの取り得る範囲の中央値が「１０００００００」になるような補正値を相関値データに加算する。 - 特許庁 - An adder 125 adds the motion compensation output from the discrete cosine transform section 130 to a P-picture and a B-picture which are partially decoded.
加算器１２５は、一部復号化されたＰピクチャ及びＢピクチャに、離散コサイン変換部１３０からの疎き補償出力を加算する。 - 特許庁 - Then an adder 17 sums the signal resulting from detecting the signal from the second inverse unit and the output signal from the conjugate arithmetic unit.
そして、加算器１７は、第２の逆拡散器の信号信号が検波された後の信号と、共役演算器の出力信号とを加算する。 - 特許庁 - The error adder 1 adds the intrafield error E1 and the interfield error E2 to an image data VDR and outputs the same as an image data VD1.
誤差加算器１は、画像データＶＤＲにフィールド間誤差Ｅ１およびフィールド内誤差Ｅ２を加算して画像データＶＤ１として出力する。 - 特許庁 - The adder 12 subtracts the linear signal from the detecting signal of the sensor 16, and outputs the subtracted signal as an error signal.
加算器１２は、センサ１６の検出信号から上記線形信号を減算し、当該減算した信号を誤差信号として出力する。 - 特許庁 - Furthermore, the Fdef is added with the interpolation average signal Zav of a defective signal by an adder 8 after multiplying the correction coefficient Kdef by a multiplier 7.
さらに、乗算器７で補正係数Ｋｄｅｆを乗算した後、加算器８にて欠陥信号の補間平均信号Ｚａｖと加算する。 - 特許庁 - To provide a FIR digital filter which remarkably reduces the entire circuit scale by decreasing the circuit scale of a multiplier and an adder.
乗算器および加算器の回路規模を小さくし、全体の回路規模を大幅に削減することができるＦＩＲデジタルフィルタを提供する。 - 特許庁 - Further, an adder circuit 205, a register 206, a shift circuit 207, and a square circuit 208 calculate a square of the average of the pixel data Pk.
また、加算回路２０５、レジスタ２０６、シフト回路２０７および自乗回路２０８によって、画素データＰｋの平均値の自乗が算出される。 - 特許庁 - Output from the adder 104 is the voltage command value of a motor and the neutral voltage of the three-phase motor is corrected by adding the correction voltage.
この加算器１０４の出力は、モータの電圧指令値であり、補正電圧の加算により、３相モータの中性点電圧が補正される。 - 特許庁 - A round-down processor 104 rounds down the decimal places of the video signals outputted from the adder 102 and outputs them to the frame memory 105.
切り捨て処理器１０４は、加算器１０２から出力された映像信号の小数点以下を切り捨てて、フレームメモリ１０５に出力する。 - 特許庁 - The voltage adder adds together the output voltage of the sub-booster and the output voltage of the main booster, and finally provides an output voltage.
電圧加算器は、前記サブブースト装置の出力と前記メインブースト装置の出力を合わせて、最終的に出力電圧を提供する。 - 特許庁
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