「adder」を含む例文一覧(2405)
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加算器１３は、方位設定部１１から出力された目標方位θ_ｒから船首方位θ_Ｈを差分して偏角θ＝θ_ｒ−θ_Ｈを求める。 - 特許庁 - Signals output from the multipliers A_0 to A_n-1 are input to an adder SUM, and the added result is input to a divider DIV.
乗算器Ａ_０〜Ａ_ｎ−１からそれぞれ出力された信号は加算器ＳＵＭに入力され、その加算結果は除算器ＤＩＶに入力される。 - 特許庁 - A third adder 207 controls generation torque of the tire motor 18 by a control amount obtained by adding the first tire motor control amount and the second tire motor control amount.
第３加算器２０７は、第１タイヤモータ制御量と第２タイヤモータ制御量とを加算した制御量でタイヤモータ１８の発生トルクを制御する。 - 特許庁 - The output of the adder 30e is supplied to a tracking actuator, or a focus actuator, as a tracking drive signal or a focus-drive signal.
加算器３０ｅの出力はトラッキング駆動信号あるいはフォーカス駆動信号としてトラッキングアクチュエータあるいはフォーカスアクチュエータに供給される。 - 特許庁 - A switch 26 supplies the output of the adder 24 to a register 27 when a reference pulse (pulse A) is an H level and to a register 28 in the case of L level.
加算器２４の出力は、スイッチ２６によって、リファレンスパルス（パルスＡ）がＨレベルのとき、レジスタ２７に、Ｌレベルのとき、レジスタ２８に供給される。 - 特許庁 - An adder 240 sequentially adds picture data read from a CCD 220 16 times while a light source 210 is turned on or off.
そして、光源２１０を点灯又は消灯させた状態で、ＣＣＤ２２０から１６回読み取った画データを加算器２４０で順次加算している。 - 特許庁 - An adder 36 adds the noise removal signal F1 and the large range edge component E2 for each noticed pixel and generates a processed brightness signal Y'.
加算器３６は、各注目画素について、ノイズ除去信号Ｆ１と広範囲エッジ成分Ｅ２とを加算して処理済輝度信号Ｙ’を生成する。 - 特許庁 - A direct input that is an output of a coefficient multiplier 21 which multiplies an input w_n by a coefficient β, is outputted to a feedforward path and an adder 25.
入力w_nに係数βを乗算する係数乗算器２１の出力である直接入力は、フィードフォワードパスと加算器２５に出力される。 - 特許庁 - Then the signal stored in the frame memory 14 is fed to the adder 12 through an amplifier 15, acting as a 2nd weight circuit with a coefficient of, e.g. 0.5.
そしてこのフレームメモリー１４に記憶された信号が例えば係数０．５の第２の加重回路となるアンプ１５を通じて加算器１２に供給される。 - 特許庁 - A coefficient unit 35 multiplies this amplitude value (d) by a coefficient K (0<K<1), and the result is supplied to an adder 36 and added to the minimum level value (b).
係数器３５では、この振幅値ｄに係数Ｋ（０＜Ｋ＜１）が乗算され、加算器３６に供給されて最小レベル値ｂと加算される。 - 特許庁 - The voltage based on the sampled/held voltage is held in an REF voltage circuit 285 till the next sampling, and outputted to a plus side terminal of an adder 286.
サンプルホールドされた電圧に基づく電圧をＲＥＦ電圧回路２８５に次のサンプリングまで保持し、加算器２８６の＋側端子に出力する。 - 特許庁 - A frequency response measurement part 21 is inputted with the torque command of the adder 16 and the motor speed calculated by the difference unit 26 and measures the frequency response.
周波数応答測定部２１は、加算器１６のトルク指令と、差分器２６により算出されたモータ速度を入力し周波数応答の測定を行う。 - 特許庁 - Results of the Fourier transforms are combined by an adder 108, detected by a detection unit 109 and channel-decoded by a channel decoding unit 110.
これらフーリエ変換の結果を加算部１０８が合成し、検波部１０９が検波し、チャネルデコーディング部１１０がチャネルデコードするようにしたものである。 - 特許庁 - Then the 1-bit signal strings are converted into analog signals by means of the uniform (p-1) 1-bit digital/analog converter rows 13 and the analog signals are integrated by means of an analog adder 14.
そして、１ビット信号列を均一な（ｐ−１）個の１ビットディジタル・アナログ変換器列１３でアナログに変換してアナログ加算器１４で総合する。 - 特許庁 - An adder 106c subtracts the whitened pseudo echo rw(t) from a whitened transmission audio signal yw(t) to obtain a whitened residual signal ew(t).
加算器１０６ｃは、白色化送信音声信号ｙｗ（ｔ）から白色化擬似エコーｒｗ（ｔ）を減算して白色化残差信号ｅｗ（ｔ）を得る。 - 特許庁 - The diversity device 10 is composed of antennas 11, 13, attenuators 12, 14, a controller 15, detectors 16, 17, an SAW element 18, and an adder 19.
ダイバーシチ装置１０は、アンテナ１１，１３、減衰器１２，１４、制御器１５、検出器１６，１７、ＳＡＷ素子１８および加算器１９から構成されている。 - 特許庁 - Therefore, the output signal from the adder 6 becomes a signal subjected to time division multiplexing of the control supervisory signals which have different frequencies and must be transmitted.
従って、加算器６からの出力信号は送信が必要な周波数が異なる制御監視信号が時分割多重された信号となる。 - 特許庁 - An output of the complementary digital filter 44 is fed to the analog adder 30 via a D/A converter 362 as a correction signal of an input signal SI.
相補デジタルフィルタ４４の出力は、Ｄ／Ａ変換器３６２を介してアナログ加算器３０に、入力信号ＳＩの補正信号として供給される。 - 特許庁 - The gain control section 32 comprises a buffer circuit 13A, a filter circuit 14, an amplitude-detecting circuit 35, an adder circuit 36, and a latch circuit 37.
利得制御部３２は、バッファ回路１３Ａと、平滑化回路１４と、振幅検出回路３５と、加算回路３６と、ラッチ回路３７とから構成される。 - 特許庁 - The transmitter outputs the PWM signal not including the offset voltage from the beginning to eliminate the need for a feedback circuit and an adder or the like of prior arts.
本発明では、始めからオフセット電圧を含まないＰＷＭ信号を出力することにより、従来の帰還回路、加算器等が不要になる。 - 特許庁 - This device is provided with first odd/even adding circuit arrays (50, 110), second odd/even adding circuit arrays (50, 110), and linear adder arrays (146, 147, 148) when summarized in terms of architecture.
アーキテクチャの点で要約すると、本装置は、第１の奇数／偶数加算回路アレイ(50,110)、第２の奇数／偶数加算回路アレイ(50,110)、及びリニア加算器アレイ(146,147,148)を含む。 - 特許庁 - A feedback signal F4 is extracted from the input of a low pass filter 11 and both the feedback signals F3, F4 are inputted to an adder 15.
また、ローパスフィルタ１１の入力より帰還信号Ｆ４が抽出され、帰還信号Ｆ３と帰還信号Ｆ４は加算器１５に入力される。 - 特許庁 - An adder 10 outputs a deviation signal of difference between a target value signal for the control convergence in the feedback control and a sensor signal obtained by the control execution.
加算器１０がフィードバック制御における制御収束のための目標値信号と制御実行によるセンサー信号との差の偏差信号を出力する。 - 特許庁 - The multiplier is composed of blocks together with other components such as adder, for example, and can be configured as a finite impulse response (FIR) filter.
マルチプライヤは例えば加算器等の他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成することが可能になる。 - 特許庁 - To propose an asynchronous adder providing asynchronous design using Dual-rail Encoding even in a data path part including not only a control part but also an ALU.
制御部のみならずＡＬＵを含むデータパス部においても、Dual-rail Encodingを用いた非同期設計を可能にできる非同期加算器を提案することを課題とする。 - 特許庁 - An optical detection circuit 10 is provided with a photodiode 11, a current-voltage conversion circuit 12, a logarithmic amplifier 13, an attenuator 14, a logarithmic amplifier 15, and an adder 16.
光検出回路１０は、フォトダイオード１１、電流-電圧変換回路１２、ログアンプ１３、アッテネータ１４、ログアンプ１５および加算器１６を備えている。 - 特許庁 - The adder 2 outputs a frequency-divided clock from a carry signal CRY terminal when the addition value of the value N and latched value exceeds the constant value M.
加算器２は、値Ｎとラッチされた値の加算結果が一定の値Ｍを超えた時に、桁上げ信号ＣＲＹ端子から分周クロックとして出力する。 - 特許庁 - An overall panel current in an organic EL panel 16 is detected by a current detector 18 and is subjected to A/D conversion and is supplied to an adder 22.
電流検出器１８において有機ＥＬパネル１６におけるパネル総電流を検出し、これをＡ／Ｄ変換した後、加算器２２に供給する。 - 特許庁 - The selector 6 compares set pressure set by the set device 3 with added pressure added by the adder 5 and makes lower pressure as selected pressure.
セレクタ６は、設定器３で設定された設定圧力と、加算器５で加算された加算圧力とを比較し、圧力の低い方を選択圧力とする。 - 特許庁 - The signal processing circuit includes: a rearrangement circuit 35; an edge detection circuit 39; a flaw correction circuit 36; a noise reduction circuit 37; and a weighting adder circuit 38.
信号処理回路は、並べ替え回路３５、エッジ検出回路３９、キズ補正回路３６、ノイズリダクション回路３７及び重み付け加算回路３８を備える。 - 特許庁 - The amplifier 6 amplifies the exponent part by a multiple and adds the value of the exponent thus multiplied to the exponent part of interpolation-processing output value in an adder 9.
乗算器６は指数部を倍数で乗算し、当該倍数乗算した指数部の値を加算器９で補間処理出力値の指数部に加算する。 - 特許庁 - An adder 1 adds a digital luminance signal Y and a digital color signal CB having a color burst signal B superposed thereon to output a digital video signal.
加算器１は、ディジタル輝度信号Ｙとカラーバースト信号Ｂが重畳されたディジタル色信号ＣＢとを加算してディジタル映像信号を出力する。 - 特許庁 - Frame memories 13 and 14 in a frame memory part 12 sequentially store the output pictures of the edge extracting filter, and supplies the stored contents to an adder 15.
フレームメモリ部１２内のフレームメモリ１３、１４は、エッジ抽出フィルタの出力画像を順次記憶すると共に、記憶内容を加算器１５に供給する。 - 特許庁 - The adder section 13 sums multiplication outputs of three gain adjustment sections 12, 18, 21 while applying saturation processing to the outputs and provides a summated output to an encode section 22.
加算部１３は、３つのゲイン調整部１２、１８、２１の乗算出力を飽和処理をしつつ加算し、加算出力をエンコード部２２に供給する。 - 特許庁 - An output of the adder 9 or an output of the sbutractor 15 is selectively given to a frequency band divider 11 via a switch circuit 10.
加算器９の出力と引算器１５の各出力は、スイッチ回路１０を介して選択的に周波数帯域分割器１１に入力接続される。 - 特許庁 - Both of these weighting results are added by an adder 40 and a diagnostic image is constituted by an image constituting equipment 44 based on the addition result.
そして、これら両者の重み付け結果を加算器４０で加算し、この加算結果に基づき画像構成器４４で診断画像を構成する。 - 特許庁 - He also directed and wrote the script (collaborated with Koji TAKADA) for "Mamushi no kyodai, kyokatsu sanokuen" (Adder Brothers 3 million yen), the sixth work of "Mamushi no Kyodai" released in 1973.
また『まむしの兄弟』シリーズでも1973年のシリーズ第6作『まむしの兄弟恐喝三億円』で監督、脚本（高田宏治との合作）を担当している。 - Wikipedia日英京都関連文書対訳コーパス - Analog signals Vo1 and Vo2, outputted from the DACs 1 and 2 are subjected to attenuation processing according to their conversion magnification and are added by an analog adder 4.
ＤＡＣ１，２から出力されるアナログ信号Ｖo1，Ｖo2は、それらの変換倍率に応じて減衰処理されてアナログ加算器４で加算される。 - 特許庁 - A density adder section 23 sums density values of pixels included in a block consisting of pixels on an image to calculate a total density value.
濃度加算部２３は、画像上での複数の画素からなるブロックにおいて、該ブロックに含まれる各画素の濃度値を合計して合計濃度値を算出する。 - 特許庁 - An adder 203 adds the carryout signal and the random signal to data M (M is integer) to change a frequency division ratio at random thereby converting spurious radiation into a white noise.
加算器２０３にて、データＭ（Ｍは整数）にキャリーアウト信号とランダム信号を加算して分周比を無作為に変化させ、スプリアスをホワイトノイズに変換する。 - 特許庁 - Blinding parts 411 and 412 and an adder 413 perform a superposition addition processing like a formula (1), and a final output signal S is created.
次に、窓掛け部４１１，４１２と加算器４１３によって数式（１）のような重ね合わせ加算処理が行われて最終出力信号Ｓが生成される。 - 特許庁 - When the select condition holding FF 12 is connected to a 1-clamp source, on the other hand, the selector 21 outputs the initial version-number plus 1 input from the adder 20.
また、セレクト条件保持ＦＦ１２が１クランプソースに接続されているときは、加算器２０より入力する初期版数＋１を出力する。 - 特許庁 - For a voltage change value ΔV outputted from a multiplexer 16, a voltage value stored in a voltage setting value holding section 19 is added by an adder 17.
マルチプレクサ１６から出力された電圧変化値ΔＶは加算器１７により電圧設定値保持部１９に格納された電圧値が加算される。 - 特許庁 - An adder 4 sums 2nd number of bit group analog outputs to generate an analog signal output OUT denoting the digital signal input IN.
加算器４は、第２の数のビット・グループ・アナログ出力を加算して、デジタル信号入力ＩＮを表すアナログ信号出力ＯＵＴを形成する。 - 特許庁 - To provide a MOS differential amplifier circuit having a subtracter/ adder function, which has a good linearity over a wide input voltage range and is formed on the semiconductor integrated circuit.
半導体集積回路上に形成される、広い入力電圧範囲に渡り線形な減算・加算機能を持つＭＯＳ差動増幅回路を提供する。 - 特許庁 - The signal stored in the frame memory 18 is fed to the adder 16 through an amplifier 19 acting as a second weight circuit with a coefficient of e.g. 0.75.
そしてこのフレームメモリー１８に記憶された信号が、例えば係数０．７５の第２の加重回路となるアンプ１９を通じて加算器１６に供給される。 - 特許庁 - As an inter-stage output of the shift register, an output corresponding to a bit clock term interval is output and input to an adder circuit and an addition output is obtained.
シフトレジスタの段間出力としてビットクロック周期間隔に対応するものを出力し、加算回路に入力して、加算出力を得る。 - 特許庁 - In addition, integrated signals are supplied to the adder 6 through a second selecting means 84, an amplifier 85, and a delay element 86 and subtracted from the original signals.
さらに積分された信号が第２の選択手段８４、アンプ８５、遅延要素８６を通じて加算器６に供給されて元の信号から減算される。 - 特許庁 - A block determination and orthogonal transformation circuit 908 determines a block size for each band with respect to the output of the adder 907 and performs orthogonal transformation.
ブロック決定および直交変換回路９０８は、加算器９０７の出力に対して帯域毎にブロックサイズを決定し、直交変換を行う。 - 特許庁 - These multiplication results are added by an accumulated adder part 40, the added results are latched by a data output part 51 and outputted as the output data OUT1.
この乗算結果は累積加算部４０で加算され、その加算結果はデータ出力部５１にラッチされて、出力データＯＵＴ１として出力される。 - 特許庁
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