「adder」を含む例文一覧(2405)
＜前へ 1 2 .... 24 25 26 27 28 29 30 31 32 .... 48 49 次へ＞- An edge emphasizing process of the brightness signals is performed by adding the edge signal Yapc to a brightness signal Ysig obtained from the image signal by an adder 133.
そして、このエッジ信号Ｙapcと、映像信号から得られる輝度信号Ｙsigを加算器１３３で加算することにより、輝度信号のエッジ強調処理が行なわれる。 - 特許庁 - An adder 16 adds the wavelet transform coefficient D16 of an antecedent frame and a wavelet transform coefficient D15 after the dequantization, and updates the content of the memory 17.
加算器１６は、逆量子化後のウェーブレット変換係数Ｄ１５と先行フレームのウェーブレット変換係数Ｄ１６とを加算し、メモリ１７の内容を更新する。 - 特許庁 - The added value Iu+Iv+Iw of motor current values of each phase of an AC motor is computed with an adder 22, and this is compared with threshold value Ish in a comparator 24.
交流モータの各相のモータ電流値の加算値Ｉｕ＋Ｉｖ＋Ｉｗを加算器２２で算出し、これを比較器２４において、しきい値Ｉｓｈと比較する。 - 特許庁 - An adder circuit comprising switched capacitors 110a to 110c or a subtractor circuit comprising the switched capacitors allows for appropriate high-frequency video signal processing.
スイッチト・キャパシタ回路１１０ａ〜１１０ｃを含む加算回路、又は、スイッチト・キャパシタ回路を含む減算回路、によって高周波のビデオ信号を適切に処理することができる。 - 特許庁 - The read/write circuit may include a second phase control to compensate for any phase shift and an adder circuit to combine the transmitted high-frequency laser signal with a DC bias.
読み書き回路は、あらゆる位相シフトを補償する第２の位相制御と、送信された高周波レーザー信号を直流バイアスに結合させる加算回路とを備え得る。 - 特許庁 - A gradation correcting LUT 310 reads out the offset Vos1 corresponding to the gradation level based on the digital image signal Vi to output to an adder-subtracter circuit 320.
階調補正用ＬＵＴ３１０はディジタル画像信号Ｖｉに基づいて、階調レベルに対応するオフセット分Ｖｏｓ１を読み出し加減算回路３２０に出力する。 - 特許庁 - The adder combines values from the phase measurement circuit 32, the edge output decision circuit 32 and the edge positioning circuit 32, and works so as to generate a desired video signal.
加算器(132)は、位相測定回路(32)、エッジ出力決定回路(32)、及びエッジ位置決め回路(32)からの値を組み合わせて、所望のビデオ信号を生成するように動作する。 - 特許庁 - As a result, in comparison with a conventional adder, which requires code expansion to the input data, the number of first adders is reduced and the configuration thereof can be simplified as well.
その結果、入力データに対する符号拡張を必要とする従来の加算器に比して、第１の加算器の数を少なくし、その構成も簡単にできる。 - 特許庁 - A means feeds an adder 134 with pixel data (pixel values or DCT coefficients) x corresponding to the interested position on the image signal Vb via a changeover switch 133.
画像信号Ｖｂにおける注目位置に対応した画素データ（画素値またはＤＣＴ係数）ｘを切換スイッチ１３３を介して加算部１３４に供給する。 - 特許庁 - After delaying the group sum signals by different amounts of delay respectively according to the respective groups, a digital delay adder 7p adds the group sum signals to acquire a single delay sum signal.
デジタル遅延加算器７ｐは、グループ加算信号を各グループに応じたそれぞれ異なる遅延量で遅延させた上で加算して１本の遅延加算信号を得る。 - 特許庁 - An adder 156 performs summation, such that the electrical signal Vout2 outputted from the microphone unit 153 is canceled from the electrical signal Vout1 outputted from the microphone unit 151.
加算器１５６は、マイクロホンユニット１５１から出力される電気信号Vout1から、マイクロホンユニット１５３から出力される電気信号Vout2をキャンセルするように加算する。 - 特許庁 - The multiplier circuit 47 multiplies an output signal from the multiplier circuit 39 with an output signal from the switch circuit 44 and provides its output to an adder circuit 55.
乗算回路４７においては、乗算回路３９の出力信号と、スイッチ回路４４の出力信号が乗算され、その出力が加算回路５５に供給される。 - 特許庁 - The correcting table 13 reads an deviation amount ▵Xn of irradiation position of the electron beam having the address of the supplied shot time Tn, and supplies such deviation amount to the adder 14.
補正テーブル１３は、供給されたショット時間Ｔｎをアドレスとした電子ビームの照射位置ずれ量ΔＸｎを読み出し、加算器１４に供給する。 - 特許庁 - The DFF 28 latches the output of the adder 26 in accordance with rising and falling of an enable signal EN from the comparator circuit 24 and the reference clock CLK_ref.
ＤＦＦ２８は、比較回路２４からのイネーブル信号ＥＮと基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする。 - 特許庁 - A video decoder 22 decodes the video stream from the selector 18 and supplies a received video signal to an adder 30 by synchronizing the video signal with the output of the generator 28.
映像デコーダ２２は、選択器１８からのビデオストリームを復号化し、発生器２８の出力に同期して受信映像信号を加算器３０に供給する。 - 特許庁 - The direct current voltage from a voltage generating circuit 10 is added to an output signal of an oscillation circuit 4 by an adder circuit 12 to be supplied to the sounding body 202.
そこで加算回路１２で発振回路４の出力信号に電圧発生回路１０からの直流電圧を加算して発音体２０２に供給する。 - 特許庁 - The variance x1 is added to a variance x2 of the VQ distortion stored beforehand in a VQ distortion variance storage section 27, in an adder section 53, and the variance x with the VQ distortion taken into consideration is calculated.
分散x1は加算部５３において、予めVQ歪み分散記憶部２７に記憶されているVQ歪みの分散x2と加算され、VQ歪みを考慮した分散xが求められる。 - 特許庁 - To reduce memory capacity for storing tap coefficients in a digital filter including a plurality of multipliers for multiplying tap coefficients respectively and an adder for adding multiplied outputs.
タップ係数をそれぞれ乗算する複数の乗算器と乗算出力を加算する加算器とを含むディジタルフィルタに関し、タップ係数を格納するメモリ容量を削減する。 - 特許庁 - An ammonia injection amount obtained by mulyiplying the molar ratio, the entrance NOx concentration measured value and a combustion gas amount predicted value computed from a fuel flow rate is output to an adder A1.
モル比、入口ＮＯｘ濃度測定値、燃料流量から演算された燃焼ガス量予測値を乗算したアンモニア注入量を加算器Ａ１に出力する。 - 特許庁 - An adder adds the valid signal expressed by N-bits and a noise signal from the noise generation means 2, which is expressed by N-bits.
有効な信号とノイズ信号を加算器によって合計し、加算の結果得られた信号の、上位のMビット、MはNより小さい、をデジタル・アナログ変換器でアナログ信号に変換する。 - 特許庁 - A stream copy unit 140-1 copies a stream #A as many as the transmitter antennas (for two pieces in this embodiment) and outputs them to an adder unit 160-1 and a delay unit 152.
ストリーム複製部１４０−１は、ストリーム＃Ａを送信アンテナと同じ数（本実施の形態では２）だけ複製し、加算部１６０−１および遅延部１５２へ出力する。 - 特許庁 - An AV packet distribution section 230 stores data extracted from the buffers 221-223 into buffers 231-233 and writes audio data to an audio data adder 240 for each prescribed time.
ＡＶパケット分配部２３０は、バッファ２２１〜２２３から取り出したデータをバッファ２３１〜２３３に格納し、所定時間ごとに音声データを音声加算装置２４０に書き込む。 - 特許庁 - The reverberated sounds generated by the device 92 according to the TSP signals are made even, synchronized, and added N times based on a start point of the TSP signals by a synchronous adder 94.
ＴＳＰ信号により装置９２で発生された残響は、同期加算部９４で、Ｎ回分、ＴＳＰ信号の開始点に基づき揃えられて同期加算される。 - 特許庁 - For determining the number of effective multipaths per cell, a second adder 110 and a holder 111 add correlation values in the descending order to obtain the sum of the correlation values.
セル毎のマルチパスの有効数を決めるにあたって、第２の加算部１１０および保持部１１１により、相関値を上位から順に加算して相関値の総和を求める。 - 特許庁 - An adder is connected to each of the digital-to-analog converters (120, 122, 124, 126) for summing each output from each of the digital- to-analog converters (120, 122, 124, 126) to generate an analog output.
合算器は各ＤＡＣ（１２０、１２２、１２４、１２６）に結合して各ＤＡＣ（１２０、１２２、１２４、１２６）からの各出力を合算してアナログ出力を発生する。 - 特許庁 - The gain set value α is supplied to an adder 11 and it is added with a value from the output port 4 of the selecting circuit 2, and the added value is supplied to the analog divider 7.
またゲイン設定値αが加算器１１に供給され、選択回路２の出力ポート４からの値と加算されてこの加算値が除算器７に供給される。 - 特許庁 - A heating frequency adder 34 subtracts the heating frequency of each arithmetic block of the arithmetic block heating frequency register 22 based on heat release quantity according to the lapse of a time.
発熱度数減算器３４は、演算ブロック発熱度数レジスタ２２の各演算ブロックの発熱度数を時間経過による放熱量にもとづいて減算する。 - 特許庁 - Output signals of the pre-processor 10 are added and outputted as addition complex by an adder 12 of the tap TAP_N employing a Wallace-Tree structure until dyadic addition is completed.
タップＴＡＰ_Ｎの加算部１２は、Wallace Tree構成が用いられており、前処理部１０の出力信号を加算の複合体として２項加算となるまで加算して出力する。 - 特許庁 - In one embodiment, the information signal generator is provided with an adder (18) that adds the electrical signals generated by the photodetectors to generate the electrical information signal.
１実施態様では、情報信号発生器は、光検出器によって生成された電気信号を加算して電気情報信号を生成する加算器（１８）を備える。 - 特許庁 - At the adder 53, the BM value and the P metric are added together, and the value of 1/N of the minimum value of the P metric is subtracted, and thus normalization processing is performed to prevent overflowing.
加算部５３ではＢＭ値とＰメトリックの加算及びＰメトリックの最小値を１／Ｎした値の減算を行うことでオーバーフロー防止のための正規化処理を行う。 - 特許庁 - Then, the driving control of a flow control valve 108 is performed by using a control instruction value Cθ×Δθ+Cx×Δx outputted from an adder 86.
そして、加算器８６から出力される制御指令値Ｃθ×Δθ＋Ｃｘ×Δｘによって流量制御弁１０８の駆動制御が行われる。 - 特許庁 - An adder 56 adds the oscillator equivalent current 326 and an equivalent current 328 for conversion, and then outputs the added value as a differential amplifier driving current 324 to the differential amplifier 52.
加算器５６は、発振器等価電流３２６と変換用等価電流３２８を加算した差動増幅器駆動電流３２４を差動増幅器５２に出力する。 - 特許庁 - An advance synthesis unit 13 includes inverting amplifiers 21 to 24, adder circuits 25, 26, and binary circuits 27, 28 and amplifies signals obtained from a first sensor 6a by a factor of A.
進角合成部１３は、反転増幅器２１〜２４、加算回路２５、２６および２値化回路２７、２８を有し、第１のセンサ６ａより得られた信号をＡ倍に増幅する。 - 特許庁 - The composer 61 multiplies a second received base band signal by complex multipliers 521 to 52k and adds them by a complex adder 53 to output a composed signal y(i).
次いで、線形合成器６１は、第２回目の受信ベースバンド信号を、複素乗算器５２_1 〜５２_K で乗算し、複素加算器５３で加算して合成信号ｙ(i) を出力する。 - 特許庁 - Reception level detection means 8-1 to 8-L detect a reception level by each path based on a transmission path estimate value by each antenna and an adder 9 sums the reception levels of the paths.
受信レベル検出手段８−１〜８−Ｌは、各アンテナ毎の伝送路推定値からパス毎の受信レベルを検出し、加算器９は各パスの受信レベルを加算する。 - 特許庁 - Addition for storage of the partial sums, storage of complex multiplication vectors and general storage is dealt with by providing a redundant digital arithmetic adder before the last output.
最終出力の前に冗長ディジタル算術加算器を備え、部分和の蓄積、複素乗算ベクトル蓄積および一般的な蓄積のための加算に対応する。 - 特許庁 - The adder 26 summates the structural component to the amplitude components whose gain is controlled by each band and provides an output as an image signal subjected to the final enhancement processing.
加算器２６は、構造成分と、帯域毎にゲインが制御された振幅成分とを加算して、最終的なエンハンス処理を施した画像信号として出力する。 - 特許庁 - The present invention relates to a current drive type amplifier which inputs a sound source signal from an input terminal and drives a loudspeaker, including: the input terminal 12; an adder 14 connected to the input terminal 12; and an operational amplifier 16, connected to the adder 14, for setting mutual inductance infinite and converting an input signal IN into an output current (i).
音源信号を入力端子から入力しスピーカを駆動する電流駆動型増幅装置であって、 前記入力端子１２と、この入力端子１２に接続された加算器１４と、この加算器１４に接続され相互インダクタンスを無限大に設定し入力信号ＩＮを出力電流ｉに変換するオペアンプ１６と、を備える。 - 特許庁 - The address control counter 217 stores waveform data of 4 systems which constitute a net-cue signal obtained by performing addition at an adder 208, its output is supplied to first to fourth multiplying units 235 to 238, is on/off-controlled by the output of a data memory part 213, and the output is superimposed in a state that it is added by the adder.
アドレス制御カウンタ２１７は加算器２０８で加算して得られるネットキュー信号を構成する４系統の波形データを格納しており、その出力は第１〜第４の掛算器２３５〜２３８に供給されてデータメモリ部２１３の出力によりオン・オフ制御され、その出力が加算器で加算された状態で重畳される。 - 特許庁 - This optical disk reproducer uses a frame synchronous counter value address conversion decoder 202, a lower order ID address conversion decoder 203, an adder-subtracter 204, a higher order ID address conversion decoder 205 and an adder 206, and by converting the information read out of an optical disk medium into an absolute store address of a storage medium, the data having high capability of reproduction can be stored in the storage medium.
フレーム同期カウンタ値アドレス変換デコーダ２０２、下位ＩＤアドレス変換デコーダ２０３、加減算器２０４、上位ＩＤアドレス変換デコーダ２０５、加算器２０６を用い、光ディスク媒体から読み取った情報を記憶媒体の絶対的な格納アドレスに変換することにより、再生能力の高いデータを記憶媒体に格納できる。 - 特許庁 - In this controller, a plurality of discrete value 51 and the setting value of a controlled variable 52 are input to an adder 53 and deviation is acquired, the control error 61 output from the adder 53 is accumulated by a accumulating compensator 54, the accumulated value 62 is input to a control gain matrix K1 (55) on the side of the discrete value and output as a manipulated variable m.
ボイラＢからの複数の計測値５１と制御量設定値５２は加算器５３に入力され、偏差が求められる、加算器５３から出力される制御偏差６１は積分補償器５４で積分され、その積分値６２が計測値側の制御ゲイン行列Ｋ１（５５）に入力され、操作量ｍとして出力される。 - 特許庁 - An instruction input into a decoder 3a has a description of information for specifying registers in a reader 61, an integer adder 67 and the like as a source and a destination, and information for specifying a transferred immediate value, and a bus master 3 thereby controls transfer motion between the registers in the reader 61, the integer adder 67 and the like.
デコーダ３ａに入力される命令は、読み出し器６１や整数加算器６７等の具備するレジスタを、転送元および転送先として指定する情報と、転送する即値を指定する情報とが記述され、これによりバスマスタ３は、読み出し器６１や整数加算器６７等の具備するレジスタ間の転送動作を制御する。 - 特許庁 - The optical disk reproducing device uses a frame synchronization count address conversion decoder 202, a low-order ID address conversion decoder 203, an adder/sbutractor 204, a high-order ID address conversion decoder 205 and an adder 206 and converts information read from an optical disk medium into an absolute storage address of the storage medium so as to store data with a high reproduction capability to the storage medium.
フレーム同期カウンタ値アドレス変換デコーダ２０２、下位ＩＤアドレス変換デコーダ２０３、加減算器２０４、上位ＩＤアドレス変換デコーダ２０５、加算器２０６を用い、光ディスク媒体から読み取った情報を記憶媒体の絶対的な格納アドレスに変換することにより、再生能力の高いデータを記憶媒体に格納できる。 - 特許庁 - A control unit 1a of the motor comprises a skip operation section 11 that is a rotational speed command value updating section, a speed control unit 12, an adder/subtractor 121, an arithmetic section 13, and a motor control unit 7.
モータの制御装置１ａは、回転速度指令値更新部であるスキップ動作部１１、速度制御部１２、加減算器１２１、演算部１３及びモータ制御部７を備える。 - 特許庁 - A changeover switch 60C selects one of the outputs of the first and second multipliers 60A and 60B under control of the control unit 64 to supply it to the adder 54.
切り換えスイッチ６０Ｃは、制御部６４の制御によって第１、第２の乗算器６０Ａ、６０Ｂのうちの何れか一方の出力を選択して加算器５４に供給するものである。 - 特許庁 - The added results in the synchronous adder 94 are supplied to an impulse response conversion part 95, and are divided by the inverse characteristics of the TSP signals, whereby the added reverberated sounds are converted into impulse response.
同期加算部９４での加算結果がインパルス応答変換部９５に供給され、ＴＳＰ信号の逆特性で割られることで、加算された残響がインパルス応答に変換される。 - 特許庁 - For that purpose, a test signal generator 6, a counter 7, a frequency detector 8, an up/down counter 9, an adder 13, an averaging unit 14, and a digital/analog converter (DAC) 3 are provided.
そのため、テスト信号発生器６と、カウンタ７と、周波数検出器８と、アップダウンカウンタ９と、加算器１３と、平均化器１４と、デジタル・アナログコンバータ(ＤＡＣ)３とを設ける。 - 特許庁 - In performing inter-picture encoding, a control part 100 controls the switching of a switch 103, so that an output of a motion compensation part 111 is output to a subtractor 102 and an adder 108.
画面間符号化処理を行う場合、制御部１００がスイッチ１０３を切換制御し、動き補償部１１１の出力が減算器１０２および加算器１０８に出力される。 - 特許庁 - An adder 26 adds a Q output of a DFF 28 of N+M bits to a frequency setting value from an input terminal 14 and applies an addition result to a D input of the DFF 28.
加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。 - 特許庁 - The high-frequency inverter 36 is controlled by a control circuit 38, an adder 54 and an error amplifier 58 so as to make the power to the light source a given value based on the power detecting signal.
電力検出信号に基づいて、光源への電力が予め定めた値になるように、高周波インバータ３６を制御回路３８、加算器５４、誤差増幅器５８が制御する。 - 特許庁
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