「buffer memory」を含む例文一覧(3204)
＜前へ 1 2 .... 15 16 17 18 19 20 21 22 23 .... 64 65 次へ＞- The buffer memory is molded into a mold member 11 having a driving coil 9a of the voice coil motor 9 molded.
緩衝部材は、ボイスコイルモータ９の駆動コイル９ａをモールド成型したモールド部材１１にモールド成型される。 - 特許庁 - A drawing processing unit 32 generates drawing data and writes the data to a frame buffer 42 for drawing in a local memory 40.
描画処理部３２は、描画データを生成し、ローカルメモリ４０内の描画用フレームバッファ４２に書き込む。 - 特許庁 - A message received by a reception part 21 is temporarily stored in a FIFO buffer memory 24 by a control part 22.
受信部２１で受信した受信メッセージは、制御部２２によってＦ１Ｆ０バッファメモリ２４に一時記憶する。 - 特許庁 - To provide a data recording/reproducing device and a data recording/reproducing system capable of reducing a buffer memory in a host.
ホスト側のバッファメモリを削減できるデータ記録再生装置およびデータ記録再生システムを提供する。 - 特許庁 - The first high resolution signal is temporarily stored in a memory buffer 116 connected to the electronic image sensor.
第１の高解像度の信号は、電子画像センサに接続されたメモリバッファ１１６に一時的に格納される。 - 特許庁 - Contents of the buffer memory are controlled by disclosing the detection of the burst fulfilling the condition of the size.
バッファメモリの内容は、大きさの条件を満たすバーストの検出を明らかにすることによって制御される。 - 特許庁 - When processing for an IECC block is finished, the PO code in the buffer 108 is written in the memory 101.
ＩＥＣＣブロック分の処理が終了すると、バッファ１０８内のＰＯ符号がメモリ１０１に書き込まれる。 - 特許庁 - At the time of the interrupting processing 27, information stored in a buffer 20 ensured on the shared memory 13 is used.
割込処理２７では、共有メモリ１３上に確保されるバッファ２０に蓄積される情報を利用する。 - 特許庁 - A plurality of the data blocks are received and temporarily stored in a first memory (815B) (e.g., a queue and a buffer).
複数のデータブロックが受信され、一時的に第１のメモリ（８１５Ｂ）（例えば、待ち行列、バッファ）に格納される。 - 特許庁 - A writing address generating section 101 generates the writing address of the image data after segmenting for a buffer of a memory.
書き込みアドレス生成部１０１はメモリのバッファに対し切り出し後の画像データの書き込みアドレスを生成する。 - 特許庁 - The flash sequencer block 12 controls input and output operation of the buffer 9 at a one-page size space of the flash memory 2.
フラッシュシーケンサブロック１２は、フラッシュメモリ２の１ページサイズにて、バッファ９の入出力動作を制御する。 - 特許庁 - When a photograph is taken in a photographic mode, RAW data obtained by photography are temporarily stored in a buffer memory.
撮影モードで撮影を行うと、撮影したＲＡＷ画像データは、バッファメモリに一時的に記憶される。 - 特許庁 - The residual capacity monitor section 6 turns on/off a half flag HF by using a half of the storage capacity of the buffer memory for a threshold.
残量監視部６は、バッファメモリの記憶容量の１／２を閾値としてハーフフラグＨＦをオン・オフする。 - 特許庁 - A plurality of data blocks are received and temporarily stored in a first memory (815B) (e.g., queue, buffer).
複数のデータブロックが受信され、一時的に第１のメモリ（８１５Ｂ）（例えば、待ち行列、バッファ）に格納される。 - 特許庁 - To provide a variable length frame buffer apparatus capable of quickly retrieving the rear end of output data by small memory capacity.
小メモリ容量で出力データ後端を高速検索できる可変長フレームバッファ装置を提供する。 - 特許庁 - To provide a clock input buffer for a self-timed memory core constituted so as to store data.
本発明は、データを格納するように構成されたセルフタイム式メモリコアのためのクロック入力バッファを提供する。 - 特許庁 - To provide an image decoder and its method by which image data are decoded in parallel without having the capacity of an input buffer memory increase.
入力バッファメモリを増加させずに並列復号する画像復号化装置及び方法を提供する。 - 特許庁 - In the case of applying compression processing to the moving picture, the memory 5 of the main processing circuit 3 is used for a buffer in this way.
このように、動画像圧縮処理時には、メイン処理回路３のメモリ５がバッファとして使用される。 - 特許庁 - The images taken by imaging and the sound picked up through a microphone 18 are compression-coded and stored in the buffer memory 24.
バッファメモリ２４には、撮像による画像とマイク１８による音声が圧縮符号化されて格納される。 - 特許庁 - A buffer memory stores received pixel data 203 at a pixel position denoted by the scan signal 204.
受信された画素データ２０３は、バッファメモリに対してスキャン信号２０４で示される画素位置に格納される。 - 特許庁 - A read signal 23 showing a data rate when the decoded data 21 is read from the buffer memory 8 is output.
バッファメモリ（８）から復調データ（２１）を読み出すときのデータレートを示す読み出し信号（２３）を出力する。 - 特許庁 - To provide a page buffer circuit of a flash memory device in which power consumption can be reduced in a standby mode.
スタンバイモードで消費電力を減少させることが可能なフラッシュメモリ装置のページバッファ回路を提供する。 - 特許庁 - The buffer memory 6 reads the signal by a clock obtained by 4/5 frequency-dividing a writing clock, and obtains an output video signal.
バッファメモリ６は、書き込みクロックを４／５に分周したクロックにより読み出して出力映像信号を得る。 - 特許庁 - A memory control circuit includes a data buffer, a command division circuit, a burst length table, and a burst timing control circuit.
メモリ制御回路は、データバッファとコマンド分割回路とバースト長テーブルとバーストタイミング制御回路とを具備する。 - 特許庁 - The data output buffer externally outputs data that are read out from a memory cell in response to the data output clock.
データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。 - 特許庁 - The current data obtained from a buffer memory 13 are sweep data and have correspondence relationship to an antenna relative azimuth.
バッファメモリ１３から得られる現在のデータはスイープデータであり、アンテナ相対方位と対応関係を有する。 - 特許庁 - The other page is inputted while the next page is programmed in the memory array, and held in the intermediate buffer.
次のページがメモリアレイにプログラムされるのと並行して、別のページが入力され、中間バッファに保持される。 - 特許庁 - The virtual memory block 214 compares the number of receiving frames buffered in the receiving buffer with a predetermined threshold.
仮想メモリブロック２１４は、受信バッファにバッファリングされている受信フレームの件数を所定の閾値と比較する。 - 特許庁 - The electronic device includes a display, a video memory, a video data buffer device, a central processing unit, and a video processing unit.
電子装置はディスプレイと、ビデオメモリーと、ビデオデータバッファー装置と、中央処理装置と、ビデオ処理装置とを有する。 - 特許庁 - To absorb the difference in transfer rate of n information signals between an information signal recording medium and a buffer memory.
情報信号記録媒体とバッファメモリとの間でｎ個の情報信号の転送レートの差を吸収する。 - 特許庁 - STORAGE SYSTEM HAVING SCHEME TO INVALIDATE DATA STORED IN BUFFER MEMORY AND COMPUTING SYSTEM INCLUDING THE SAME
バッファメモリに貯蔵されたデータを無効化させるスキームを有する貯蔵システム及びそれを含んだコンピューティングシステム - 特許庁 - In response to that the error information is not present in the buffer, the error information is searched from a nonvolatile memory.
エラー情報がバッファに存在しないことに応答して、エラー情報は不揮発性メモリから検索される。 - 特許庁 - A buffer memory 18 continuously stores AV data with a time code attached thereto, supplied from a time code attaching part 17.
バッファメモリ１８は、タイムコード付加部１７から供給される、タイムコードが付加されたAVデータを記憶し続ける。 - 特許庁 - The recording data from a host device are encoded and recorded on the optical disk 10 after stored in a buffer memory 38.
ホスト装置からの記録データはバッファメモリ３８に格納された後、エンコードされて光ディスク１０に記録される。 - 特許庁 - After the log data are held by a data buffer 13, it is written in the log memory 15 through a data selecting part 14.
このログデータはデータバッファ部１３に保持された後、データ選択部１４を介してログメモリ１５に書込まれる。 - 特許庁 - To provide a digital signal processing apparatus for controlling a frequency of a clock signal in a receiver side apparatus in compliance with a residual capacity of a buffer memory.
バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御する。 - 特許庁 - The semiconductor disk device has a standard bus 1, a plurality of flash memories 4, a write buffer memory 5 for temporarily holding data and a processor 2.
標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁 - To attain the output of readout data in a short time in a nonvolatile memory device on which a large capacity of buffer memory is loaded for controlling a nonvolatile memory large in write-in unit.
書き込み単位の大きな不揮発性メモリを制御するために容量の大きなバッファメモリを搭載した不揮発性記憶装置において、短時間での読み出しデータの出力を実現する。 - 特許庁 - When the free capacity of the buffer memory in the output destination port is below the predetermined value, a transfer frame is written in a shared memory, and then the frame is read out from the shared memory and transferred to an output port.
出力先ポートのバッファメモリの空き容量が所定の値以下である場合は、転送フレームを共有メモリに書き込み、その後該フレームを共有メモリから読み出して出力ポートへ転送する。 - 特許庁 - To provide a high-performance inexpensive memory control circuit capable of surely improving the memory band width without reducing the effective band width and without increasing a data buffer inside the memory control circuit.
実効バンド幅を低下させることがなく、かつメモリ制御回路内部のデータバッファを増加させることなく確実にメモリバンド幅を向上させ、高性能、安価となるメモリ制御回路を提供する。 - 特許庁 - To provide a convenient memory device which is connected to memory with a very wide I/O width and two or more buffer memory with the same wide I/O width on a chip, and is used for a higher performance network system.
非常に幅の広いI/O幅をもったメモリとそれにチップ上で同じく広いI/O幅をもつ複数のバッファメモリを接続し、より高性能なネットワークシステムで使う便利なメモリ素子を提供する。 - 特許庁 - To provide a convenient memory element, in which a memory that has a very-wide I/O width and a plurality of buffer memories that have a wide I/O width similar to that of the memory are connected on a chip, to be used in a higher performance network system.
非常に幅の広いI/O幅をもったメモリとそれにチップ上で同じく広いI/O幅をもつ複数のバッファメモリを接続し、より高性能なネットワークシステムで使う便利なメモリ素子を提供する。 - 特許庁 - The switching gate 14 is opened by the signal from the internal memory selecting part 13, and the LUT value for one line from the external memory 6 for LUT is written in the internal memory buffer 11a or 12a.
内部メモリ選択部１３からの信号で切替ゲート１４が開き、ＬＵＴ用外付メモリ６からの１ライン分のＬＵＴ値を内部メモリバッファ１１ａ、１２ａのいずれかに書き込む。 - 特許庁 - To provide a memory controller for achieving efficient writing with low power consumption without imposing a load on the memory capacity of a buffer or a bus used for transfer in the case of the writing of data to a flash memory.
フラッシュメモリへのデータの書き込みにおいて、バッファのメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な書き込みが可能なメモリコントローラを提供すること。 - 特許庁 - The prefetch logic loads requested memory data, returns the requested memory data to the requesting side and loads the memory data possible to be requested in the near future to the prefetch buffer.
プリフェッチ・ロジックは、要求されたメモリ・データをロードし、その要求されたメモリ・データを要求側に返すとともに、近い将来に要求される可能性のあるメモリ・データをプリフェッチ・バッファにロードする。 - 特許庁 - A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.
半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁 - When image data to be processed in a second job are stored in a buffer memory 21 of the compression expansion unit 23 in use by a first job, a DMA controller 40 transfers the image data to a buffer memory 31 of the other compression expansion unit 33 not in use, and the compression expansion unit 33 of the buffer memory 31 is used to perform the second job.
第１のジョブで使用中の圧縮伸張部２３のバッファメモリ２１に、第２のジョブで処理すべき画像データが格納されているとき、その画像データを、使用中でない他方の圧縮伸張部３３のバッファメモリ３１にＤＭＡコントローラ４０で転送し、そのバッファメモリの圧縮伸張部３３を使用して第２のジョブを実行する。 - 特許庁 - The communication terminal is provided with a signal processing section 1 that discriminates the presence of storage of a destination number to the redial buffer memory 3 at dialing to the destination number, shifts the destination number to a top address of the redial buffer memory 3 when the storage exists, and stores the destination number to the head address of the redial buffer memory 3 when no storage exists.
発呼先番号の発呼時において、その発呼先番号のリダイヤルバッファメモリ３への記憶の有無を判別して、記憶があれば、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に移動させる一方、記憶がなければ、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に記憶させる信号処理部１を備えている。 - 特許庁 - The method has a step (a) for activation of the first compressed video source and a step (b) for activation of the second compressed video source, a first memory size is assigned to a frame buffer and a second memory size is assigned to a compressed video buffer in the step (a), and a part of the second memory size is reassigned to the frame buffer in the step (b).
本方法は、（ａ）前記第１の圧縮されたビデオ源の活性化の場合には、第１のメモリサイズをフレームバッファに割り当て且つ第２のメモリサイズを圧縮ビデオバッファに割り当てるステップと、（ｂ）前記第２の圧縮ビデオ源の活性化の場合には、前記第２のメモリサイズの一部を前記フレームバッファへ再割り当てするステップとを有する。 - 特許庁 - the plural line buffer type memory LSI with collating function is mainly constituted of a large capacity memory section 11 and a plural line buffer sections 12 with parallel collating function, and performs parallel collating operation for data pre-fetched to the plural line buffer section with parallel collating function from a memory section by receiving a collating command through an external input terminals.
照合機能付き複数ラインバッファ型メモリＬＳＩ１は、主に大容量のメモリ部１１と並列照合機能付き複数ラインバッファ部１２から構成されて、外部入力端子を介して照合コマンドを受けることによりメモリ部から並列照合機能付き複数ラインバッファ部にプリフェッチされたデータに対して並列照合動作を行う。 - 特許庁
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