「buffer memory」を含む例文一覧(3204)

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  • First correction of distortion is performed while setting the difference between writing angle and reading angle for the address space of a buffer memory BM equal to the inclination angle of the scanning line against the main scanning direction.
    第１の歪み補正は、バッファメモリＢＭのアドレス空間に対する書込角度と読出角度との角度差を、主走査方向に対する走査ラインの傾斜角度と等しくなるように設定して行われる。 - 特許庁
  • During televising, the circuit 22 converts the analog signals of video and sound inputted from a VIF video wave detection circuit 12 and an FM wave detection circuit 14 to digital signals and stores them in a buffer memory M2.
    テレビの放映中は、蓄積処理部２２がＶＩＦ映像検波回路１２とＦＭ検波回路１４から入力した映像と音声のアナログ信号をデジタル信号に変換し、バッファメモリＭ２に蓄積する。 - 特許庁
  • Based on the result of the comparison by the above data determination circuit 108, an output data control circuit 109 outputs the information stored in each of the two or more memory cells through an output buffer 115.
    上記データ判定回路１０８の比較結果に基づいて、出力データ制御回路１０９は、複数のメモリセルの各々に記憶された情報を出力バッファ１１５を介して出力する。 - 特許庁
  • When a disk end detection part 106 detects no free space of a disk 120, a stream recording destination control part 108 accumulates the AV data of a stream buffer 104 in a stream saving memory 105.
    ディスク１２０の空き容量がなくなることをディスク終端検知部１０６が検出すると、ストリーム記録先制御部１０８は、ストリームバッファ１０４のＡＶデータをストリーム退避メモリ１０５に蓄積させる。 - 特許庁
  • To reduce a required amount of buffer memory while maintaining quality of transmission to reduce transmission delay when pieces of data to be input at a predetermined period are transmitted by continuous frames having predetermined configurations.
    所定周期で入力されるデータを連続する所定の構成を有するフレームで送信する場合に、伝送の品位を維持しつつ必要なバッファメモリ量を削減し、伝送遅延を軽減すること。 - 特許庁
  • In this case, a part of the image data is temporarily stored in a buffer memory, and the matrix H1 is image-processed while the space filter Fi is raster-scanned for every one pixel (directions of D1, D2, and D3).
    この際、バッファメモリに画像データの一部を一時的仁格納し、マトリクスＨ１に関して空間フィルタＦｉを１画素分づつラスタ走査（方向Ｄ１、Ｄ２、Ｄ３)しつつ画像処理が行われる。 - 特許庁
  • A host computer 101 knows the number of empty blocks in a buffer memory 109 in an optical disk recorder 102 at time intervals set by a timer 107 and transfers recording data just for the required number of blocks.
    ホストコンピュータ１０１はタイマ１０７で設定される時間間隔で光ディスク記録装置１０２におけるバッファメモリ１０９の空きブロック数を知り、必要なブロック数のみの記録データを転送する。 - 特許庁
  • The transfer arbiter performs time-shared control of transfers of writing and reading to or from the buffer memory responding to the transfer requests from the first data transfer control section and the second data transfer control section.
    転送調停部は、第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に対し、バッファメモリに対する書き込みと読み出しの転送を時分割で制御する。 - 特許庁
  • In writing data in an auxiliary storage device, this storage controller reads out the data from a first buffer memory (S101) after it opens a file (S100), and writes data of a specified block size in a metafile 110 on the auxiliary storage device (S102 to S105).
    補助記憶装置にデータを書き込む場合は、ファイルをオープンした後（S100）、第１バッファメモリからデータを読み出し（S101）、所定のブロックサイズのデータを補助記憶装置上のメタファイル１１０に書き込む（S102〜S105）。 - 特許庁
  • Then the size of data corresponding to the maximum seek time is calculated and instructions are sent to a decoder 105 so that the decoder starts decoding processing after data are stored in the buffer memory 102 by the calculated size.
    そして、最大シーク時間に相当するデータのサイズを算出し、算出したデータのサイズがバッファメモリ１０２に蓄積されてからデコードを開始するように、デコーダ１０５に対して指示を送る。 - 特許庁
  • The memory interface is provided with one or more nonvolatile buffers 422 constituted to buffer data for a reading operation, and a table memory 426 constituted to display one or more addresses associated with the data buffered by one or more nonvolatile buffers 422.
    メモリインターフェースは、読み出し動作のためにデータをバッファリングするように構成された１つ又は複数の揮発性バッファ(422)と、１つ又は複数の揮発性バッファ(422)にバッファリングされたデータに関連付けられた１つ又は複数のアドレスを示すように構成されたテーブルメモリ(426)とを備えることができる。 - 特許庁
  • In an interface system for Serial Advanced Technology Attachment (SATA) having a fast data access function and a method for the system, a memory of the system can be extended by a user, and the memory is used as a buffer or a cache between a SATA device and a south-bridge chip.
    高速データアクセス機能を有するシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）のインターフェースシステム及びそのための方法であって、このシステムのメモリは、ユーザによって拡張されることが出来、そのメモリは、ＳＡＴＡデバイスとサウスブリッジチップ間でバッファやキャッシュとして使用される。 - 特許庁
  • The receiving unit 300 has at least a present position measuring device 320 containing an antenna 310, a buffer memory 350 containing map information, an image memory for indication, an indication controller 380 for making indication with an indication device 370 and a controller for controlling them.
    受け側ユニット３００は、アンテナ３１０を含む現在位置測定装置３２０と、地図情報を格納するバッファメモリ３５０と、表示用画像メモリ３６０と、表示装置３７０で表示を行わせる表示コントローラ３８０と、これらを制御する制御装置３４０とを少なくとも有する。 - 特許庁
  • The sub-processor 104, instead of main processor 102, generates a rendering command based on an application program, stacks it in a command buffer 10 of the main memory 120, generates geometry data 12 and texture 14 required for executing the generated rendering command, and holds them in the main memory 120.
    サブプロセッサ１０４は、メインプロセッサ１０２に代わってアプリケーションプログラムにもとづいて描画コマンドを生成し、メインメモリ１２０のコマンドバッファ１０に蓄積するとともに、その生成される描画コマンドの実行に必要なジオメトリデータ１２とテクスチャ１４も合わせて生成してメインメモリ１２０に保持する。 - 特許庁
  • Data to be stored in the memory 16 for printing is the data on illustrated image composited in the personal computer 1 and a printing processing to a sheet of recording paper is performed by transmitting the data from the memory 16 for printing to a printing control circuit by every piece of line data via a line buffer 17 in the thermal printer 3.
    この印刷用メモリ１６に格納されるデータは、パーソナルコンピュータ１においてイラスト画像の合成処理が行われたデータであり、サーマルプリンタ３では印刷用メモリ１６からラインバッファ１７を介して１ラインデータづつ印刷制御回路に送り、記録紙への印刷処理を行う。 - 特許庁
  • When it is detected that the data of a magnetic disk device 11 of a system 10 to be backed-up are changed, the data are read by a memory (buffer) 112, and when the activity ratio of an LAN 101 is a previously decided value or less, the data are transmitted from the memory through the LAN 101 to a backup system 20.
    バックアップ対象システム１０の磁気ディスク装置１１のデータに変更があったことを検知すると、当該データをメモリ（バッファ）１１２に読み込み、ＬＡＮ１０１の使用率が既定値以下の場合にメモリ内からＬＡＮ１０１経由でバックアップシステム２０に送出する。 - 特許庁
  • The central processing unit extracts, according to the number of split screens and the resolution of each split screen, video data which is different but continuous according to the resolution of each split screen from the video data buffer device, and stores the extracted continuous video data to continuous memory addresses of the video memory.
    中央処理装置は、分割画面の数と、各分割画面の解像度に従って、前記ビデオデータバッファー装置から、各分割画面の解像度に応じる、異なるが連続するビデオデータを引き出し、前記ビデオメモリーの連続するメモリーアドレスに、引き出された連続するビデオデータを格納する。 - 特許庁
  • When reading the data from the optical disk D, the data reading apparatus 1 reads the data stored in the storage memory 12 and outputs the read data via a buffer memory 13 until data reading from the optical disk D is actually started or along with data reading from the optical disk D.
    データを光ディスクＤから読み出す際には、データ読出装置１は、実際に光ディスクＤからのデータ読出を開始するまでの間の時間に、又は光ディスクＤからのデータ読出と並行して、保存用メモリ１２に記憶してあるデータを読み出し、読み出したデータをバッファメモリ１３経由で出力する。 - 特許庁
  • (a) HA renders a primitive stream to a sample, (b) HA stores the sample to the sample memory region, (c) HA reads the sample from the sample memory region on the basis of sample programmable density for generating a pixel to be filtered, and (d) HA stores the pixel to a first buffer of the display region.
    ＨＡは、（ａ）プリミティブのストリームをサンプルにレンダリングし、（ｂ）サンプルをサンプル記憶域に格納し、（ｃ）ピクセルを生成するためにプログラム可能サンプル密度に基づいてサンプル記憶域からサンプルを読み取ってフィルタリングし、（ｄ）表示領域の第１のバッファにピクセルを格納する。 - 特許庁
  • A memory system includes: a nonvolatile memory having a storage area; a transfer processing unit for storing write data in the storage area; a deletion notification buffer for accumulating and storing a deletion notification specifying unnecessary write data; and a deletion notification processing unit for invalidating write data relating to the deletion notification.
    メモリシステムは、ストレージ領域を備える不揮発性メモリと、書き込みデータをストレージ領域に格納する転送処理部と、不要な書き込みデータを指定した削除通知を蓄積記憶する削除通知バッファと、削除通知にかかる書き込みデータを無効化する削除通知処理部とを備えている。 - 特許庁
  • To realize a system and a method for packet buffer management that efficiently uses a memory so as to enhance the throughput of a packet processing unit by processing a packet using many buffers with priority with respect to a memory resource used by the received packet.
    本発明は、受信したパケットで使用されたメモリリソースに対して多くのバッファを使うパケットを優先的に処理することでメモリを効率よく使用してパケット処理装置のスループットを高めることができるパケットバッファ管理装置およびパケットバッファ管理方法を提供することを課題とする。 - 特許庁
  • When a menu is selected on a GUI screen, a top part of the data related to the selected menu is immediately read out from the disk-like recording medium even though the definitive operation with respect to the selecting process is not carried out, and it is stored in a buffer memory (shock-proof memory) for the preceding reproduction.
    ＧＵＩ画面上でメニューが選択された際、その選択処理に対する確定操作がなされなくても直ちに当該選択されたメニューに係るデータの先頭部分をディスク状記録媒体から読み出して先行再生用のバッファメモリ（ショックプルーフメモリ）に格納する。 - 特許庁
  • A scramble circuit 27 is provided between an address buffer 25, a row decoder 21 and a column decoder 23, scrambling is executed with the scramble circuit 27 to the address signal supplied from an external circuit and only one memory cell 19 is selected from the memory cell array 17 depending on the scrambled address signal.
    アドレスバッファ２５と行デコーダ２１及び列デコーダ２３との間にスクランブル回路２７を設け、スクランブル回路２７によって外部から供給されるアドレス信号にスクランブル処理を施し、そのスクランブル処理されたアドレス信号に従って、メモリセルアレイ１７の中から一つのメモリセル１９を選択する。 - 特許庁
  • The memory controller includes a delay circuit 3 for delaying data strobe signals and at least two FIFO buffer parts 7, 8, 9 for respectively storing the data values of data signals from a memory on the basis of the at least two data strobe signals delayed by the delay circuit 3.
    本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９を有する。 - 特許庁
  • Although an application can simulate the ability to scatter data by reading the data into a large buffer and then copying the pieces to their intended destinations, the cost of memory-to-memory copying in such cases often would more than double the running time of the affected application.
    もちろん単一の大きなバッファにデータを読み込み、読み込んだデータを必要な場所に移動することで scatter動作をシミュレートすることは可能です。 ただし、このようなメモリ間のコピーのコストは、アプリケーションの動作に必要な時間を 2 倍以上にしてしまうことも良くあります。 - FreeBSD
  • When the data transfer to the shared memory 20 is started, the write buffer control unit 13 controls a selector control signal, and causes a selector 15 to select data with no byte mask set thereto and stored in the register 14, and performs burst transfer through a shared bus 40 to the shared memory 20.
    書き込みバッファ制御ユニット１３は、共有メモリ２０へのデータ転送が始まると、セレクタ制御信号を制御してレジスタ１４に格納されているバイトマスクが設定されないデータをセレクタ１５により選択させ、それを共有バス４０を介して共有メモリ２０へバースト転送する。 - 特許庁
  • When there is no suspicion in the result displayed, the operation switch 48a is operated for the subsequently measurement and a signal is sent to the record analyzer 53 with the operation so that the electric signals temporarily stored in the memory buffer 53a are preserved in a memory medium 53c.
    表示された結果に不審な点がない場合には、次の測定を行うために操作スイッチ４８ａを操作し、その操作に伴って信号が記録解析装置５３へ送られ、記憶バッファ５３ａに一時記憶された電気信号は記憶媒体５３ｃに保存される。 - 特許庁
  • The X address buffer 2A outputs counter signals being origin for generating internal X address signals XA0-XA11 corresponding to the case of a refresh-test of memory cells and redundant memory cells switching an address counter signal outputted by a CBR refresh-counter 4 and a redundant counter signal outputted by redundant CBR refresh-counter 14.
    Xアドレスバッファ2Aは、内部Xアドレス信号XA0〜XA11を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、CBRリフレッシュカウンタ4の出力するアドレスカウンタ信号と、冗長CBRリフレッシュカウンタ14の出力する冗長カウンタ信号とを切り替えて出力する。 - 特許庁
  • The page buffer circuit of a flash memory device includes page buffers PB1 to PB2K connected to the plurality of bit line pairs BLe1..., BLo1..., respectively, and performing simultaneously read operation or program operation on the memory cells in response to bit line control signals, bit line select signals and control signals.
    複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。 - 特許庁
  • A vector instruction issuing part sorts a plurality of elements comprising the vector data to an element group and controls to start the tranferring the element group with all element out of the plurality of element groups read from the main memory by the memory access control part from the load buffer to the vector processing part.
    ベクトル命令発行部は、ベクトルデータを構成する複数の要素を複数の要素群に分け、複数の要素群のうちで全ての要素がメモリアクセス制御部によりメインメモリから読み出された要素群に対して、ロードバッファからベクトル処理部への転送を開始するように制御する。 - 特許庁
  • The arithmetic part 5 executes shadowing only to a coordinate area before a backward-facing shadow polygon behind a forward-facing shadow polygon in a view from a viewpoint on the basis of a comparison result between the found depth value of each the polygon and a Z value stored in the Z buffer memory 7, and updates the pixel memory 6.
    さらに、求めた各ポリゴンの奥行き値とＺバッファメモリ７に格納されたＺ値との比較結果に基づいて、視点から見て裏向き影ポリゴンよりも手前にあり且つ表向き影ポリゴンよりも後ろにある座標領域に対してのみ影付けを行い、ピクセルメモリ６を更新する。 - 特許庁
  • When a character is modified a font manager 8 copies the character image data read from a CG-ROM 6 to store the same in a work memory 7 to perform modification processing and an imaging manager 9 reads the character image data from the work memory 7 to form printing image data to store the same in an image buffer 5.
    文字修飾を行う場合、フォントマネージャ８は、CG-ROM６から読み出した文字イメージデータをワークメモリ７にコピーして修飾処理を行い、イメージングマネージャ９は、ワークメモリ７から文字イメージデータを読み出して印刷用イメージデータを生成し、イメージバッファ５に格納する。 - 特許庁
  • When a sequentially accessible CMOS camera 52 is used, images picked up by a specific linear imaging area 52ca of the CMOS camera 52 are stored in a memory (ring buffer) 53 by line, and a one-dimensional image is created by correcting an image read by line from the memory 53.
    また、シーケンシャルアクセス可能なＣＭＯＳカメラ５２を用いる場合には、ＣＭＯＳカメラ５２の特定のライン状撮像エリア５２ｃａが撮像した画像をライン単位でメモリ（リングバッファ）５３に記憶させ、メモリ５３から１ラインずつ画像を読み出して補正を行い１つの１次元画像を作製する。 - 特許庁
  • In this image forming apparatus installed by connecting a plurality of attachments to a main body, a bitmap image B0 which imitates an entire configuration combining the main body and the attachments is stored in a memory as display data, and the display data are transferred to a buffer memory for a first time only.
    本体部に対して複数の付属部を連結して設置される画像形成装置において、本体部と付属部とを合わせた全体の形態を模したビットマップ画像Ｂ０を表示データとしてメモリに格納しておき、最初の１回だけ表示データをバッファメモリに転送する。 - 特許庁
  • Packet buffers 202-204 corresponding to a configuration memory number (m) are provided, a packet buffer distributor 205 groups an input packet 1 for each configuration memory number (m), and a reconfiguring device 110 reconfigures a reconfiguring circuit 113 for each grouped packet group.
    コンフィグメモリ番号ｍに対応したパケットバッファ部２０２〜２０４を設け、パケットバッファ振分け部２０５が、コンフィグメモリ番号ｍ毎に入力パケット１をグルーピングし、リコンフィギュアデバイス１１０が、当該グルーピングされたパケットグループ毎にリコンフィギュア回路１１３のリコンフィグレーションを実施する。 - 特許庁
  • In addition, the lookahead part 44 adjusts the data transfer size when the audio data of m pieces of channels (m is an integer of 1-n) is transferred between the external memory 1 and the buffer memory 45 depending on m pieces of channels processed by the arithmetic unit 30 among the audio data of n pieces of channels.
    さらに、先読み部４４は、ｎ個のチャネルのオーディオデータのうち演算装置３０によって処理されるｍ個のチャネル（ただし、ｍは１以上、ｎ以下の整数）に応じて、ｍ個のチャネルのオーディオデータを外部メモリ１とバッファメモリ４５の間で転送する際のデータ転送サイズを調整する。 - 特許庁
  • Further, in case of power down, a sense amplifier 29 for the specified core memory cell is disconnected from a master latch circuit 112, and that amplifier is connected to a slave latch circuit 114 for the purpose of guaranteeing data sensed by the core memory during a read operation and applies a preceding sense amplifier output to an I/O buffer 116.
    さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。 - 特許庁
  • When the data amount required for storage in the buffer is equal to or more than the capacity of the low capacity buffer memory 107, the data storage control unit 106 carries out switching control of storing the data to a data memory 102 connected to a common bus.
    データ格納制御装置106が、バッファへ格納する必要のあるデータ量を受信データのヘッダ内情報であるシーケンスナンバーより判別し、バッファへ格納するデータ量が少ない場合は入出力IF装置101内の低容量バッファメモリ107にデータを格納し、バッファへ格納する必要のあるデータ量が低容量バッファメモリ107容量以上になった場合には、共通バスに接続したデータメモリ102への格納に切り替える制御を行う。 - 特許庁
  • The optical disk reproducing apparatus 20 comprises: a decode processing circuit 6 for generating decoded data 21 by decoding encoded data read from an optical disk 1 to write the decoded data 21 in a buffer memory 8; a data processing circuit 11 for converting decoded data 22 read from the buffer memory 8 into output data; and an optical disk rotation control circuit 7 for controlling a number of rotations of the optical disk 1.
    光ディスク（１）から読み出した変調データを復調した復調データ（２１）を生成し、復調データ（２１）をバッファメモリ（８）に供給する復号処理回路（６）と、バッファメモリ（８）から読み出された復調データ（２２）を出力用データに変換するデータ処理回路（１１）と、光ディスク（１）の回転数を制御する光ディスク回転制御回路（７）とを具備する光ディスク再生装置（２０）を構成する。 - 特許庁
  • Storage of data packets transmitted from user terminals 11 to 14 and arrived at via a relay transmission line and an input line to an input line or output line buffer memory 4 or 5 in a node 3 of a network 2 is controlled depending on the occupancy rate set by the contract and the data packets stored in the output line buffer memory 5 are transmitted to an output line by the round robin method.
    ユーザ端末１１〜１４から送信され、中継伝送路から入力回線を介して到着するデータパケットのネットワーク２のノード３における入力回線用、または出力回線用バッファメモリ４，５への格納を、前記契約により設定された占有率により制御し、出力回線用バッファメモリ５に格納されたデータパケットをラウンドロビン方式により出力回線に送出する。 - 特許庁
  • An address correction part 123 stores the reading and writing addresses of a buffer memory part 119 when reproduction is stopped, corrects an address so as to read reproduction data subsequent to the stored reading address without waiting for the rotational stability of a disk 110 when the reproduction is resumed, and quickly starts the output of subsequent data from the buffer memory part 119.
    アドレス補正部１２３は、再生を停止する際にバッファメモリ部１１９の読み出しアドレスと書き込みアドレスを記憶し、再生を再開する際に、ディスク１１０の回転安定を待つことなく、記憶した読み出しアドレスの続きから再生データの読み出しを行うようアドレスを補正し、バッファメモリ部１１９内の続きのデータをすぐに出力開始できるようにすることにより、上記課題を解決する。 - 特許庁
  • A section data filtering apparatus has: an input buffer 101; a command list table 107 which records identification information identifying section data; a section buffer 103 for storing object data extracted from the input buffer 101 based on the identification information; a comparator 105 for comparing the object data with pattern data stored in a pattern memory 104; a control circuit 102; and a command list control circuit 108.
    セクションデータフィルタリング装置は、入力バッファ１０１と、セクションデータを識別する識別情報を記録するコマンドリストテーブル１０７と、識別情報に基づき、入力バッファ１０１から抽出された対象データを格納するセクションバッファ１０３と、該対象データと、パターンメモリ１０４に格納されているパターンデータと、を比較する比較器１０５と、制御回路１０２と、コマンドリスト制御回路１０８を有する。 - 特許庁
  • The method for controlling the display of the mobile communication terminal includes a step for allocating a screen output buffer to an internal memory, a step for structuring screen data in the screen output buffer when screen information is input from an external, and a step for directly reading the screen data from the screen output buffer and outputting it to the display device by a control part.
    移動通信端末機のディスプレイ制御方法は、内部メモリに画面出力バッファーを割り当てる段階と、外部から画面情報が入力されると、画面出力バッファーに画面データを構成する段階と、該構成された画面データの出力が要求されると、制御部が直接前記画面出力バッファーから画面データを読み出してディスプレイ装置に出力する段階と、を含んで行われる。 - 特許庁
  • This non-volatile memory device comprises a first oxide layer 22 formed on a lower electrode 20, a second oxide layer 24 having variable resistance property formed on the first oxide layer, a buffer layer 26 formed on the second oxide layer, and an upper electrode 28 formed on the buffer layer.
    下部電極２０と、下部電極上に形成された第１酸化層２２と、第１酸化層上に形成されて可変抵抗特性を有する第２酸化層２４と、第２酸化層上に形成されたバッファ層２６と、バッファ層上に形成された上部電極２８と、を備える可変抵抗物質を含む不揮発性メモリ素子である。 - 特許庁
  • Further, when the total use amount of the transmission buffer is greater than a preset threshold, the transmission/reception controller 111 preferentially stores the transmission data into an allocation area of the transmission buffer allocated to the session to the opposite apparatus, and also stores a portion of the transmission data into the secondary memory device.
    さらに、送受信制御部１１１は、送信バッファ全体の使用量が予め設定された閾値以上である場合に、対向装置とのセッションに割当てられた送信バッファの割当領域に、送信データを優先的に記憶すると共に、送信データの一部を二次記憶装置に記憶する、という構成を取る。 - 特許庁
  • HD buses 4a, 4b are connected to either one side of a MAIN CPU 1 and a SUB CPU 2 based on a switching request from the MAIN CPU 1 or the SUB CPU 2, and music data or background picture data are read out from an HDD 3 and memorized in a main buffer 17 or a buffer memory 8.
    ＭＡＩＮ ＣＰＵ１又はＳＵＢ ＣＰＵ２からの切換要求に基づいて、ＨＤバス４ａ，４ｂを前記ＭＡＩＮ ＣＰＵ１又はＳＵＢ ＣＰＵ２のいずれか一方側に接続し、ＨＤＤ３から音楽データ又は背景画データを読み出しメインバッファ１７又はバッファメモリ８に記憶する。 - 特許庁
  • After a controller 7 has temporarily stored a series of information in a data buffer 8 and finishes writing the series of information in the data buffer 8, if a supply power source break detecting circuit 4 detects supply power source break, the controller 7 stops writing in a nonvolatile memory 9, to prevent the wrong value from being written.
    制御部７は、一連の情報を一旦データバッファ８に格納し、データバッファ８への一連の情報の書込み完了後、供給電源遮断検出回路４により供給電源の遮断が検出されれば、不揮発性メモリ９への書込みを停止し、不正値が書き込まれるを防止する。 - 特許庁
  • To provide communications equipment, capable of avoiding omissions of valid buffer pointers, efficiently minimizing the circuit constitution by managing buffer pointers for respective destinations, and providing an FIFO memory between the transmitting part of communications equipment and a cross connect device connected to the route side in a routing technique.
    ルーティング技術において、相手宛先ごとにバッファポインタを管理しまた通信装置の送信部分と方路側に接続されたクロスコネクト装置との間にＦＩＦＯメモリを設けることにより、有効なバッファポインタの欠落を回避し、回路構成を効率化かつ最小化し、スムーズな通信が行なえる通信装置を提供する。 - 特許庁
  • When a CPU 11 for the current operational system writes data on a memory 12 for the current operational system via a bus 13, an intersystem data transmission buffer 3 monitors a write address and the data passing through the bus 13, and the address and the data are captured by the buffer 3 after the address required to be sent to a standby computer 2 is decoded.
    現用系ＣＰＵ１１がバス１３を介して現用系メモリ１２にデータを書き込むとき系間データ送信バッファ３は、バス１３を通過する書き込みアドレスおよびデータを監視し、予備系計算機２へ送信する必要があるアドレスをデコードするとそのアドレスおよびデータをバッファ３に取り込む。 - 特許庁
  • The reception processing for storing data received from a memory reloader 30 into a rotating buffer for reception inside a RAM 14 at a microcomputer 11 is parallelly executed while utilizing time required for write processing for storing these data in a buffer for write inside the RAM 14 as write data and writing them into a flash ROM 13.
    メモリ書換機３０から受信されたデータをマイクロコンピュータ１１のＲＡＭ１４内の受信用ローテーティングバッファに格納する受信処理が、そのデータを書込データとしてＲＡＭ１４内の書込用バッファに格納しフラッシュＲＯＭ１３に書込む書込処理に要する時間を利用し並行に実行される。 - 特許庁
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