「memory access controller」を含む例文一覧(582)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 次へ＞- When a processor 51 sends access information to a bus 41, a memory control unit 12 of the bus controller 1 acquires the access information.
プロセッサ５１がアクセス情報をバス４１に送出すると、バス制御装置１のメモリ制御部１２は、このアクセス情報を取得する。 - 特許庁 - The memory controller is provided with an access control means for controlling a first access request to be output from the first access unit to be accepted, and for controlling a second access request to be output from the second access unit to be accepted the next.
メモリ制御装置は、第１のアクセスユニットから出される第１のアクセス要求を受け付けた後に第２のアクセスユニットから出される第２のアクセス要求を受け付けるように制御するアクセス制御手段を有する。 - 特許庁 - This FIFO memory controller comprises a size specifying means 106 capable of setting software specifying an access bus width for the FIFO memory 104, and an external interface means 107 for controlling the access data width to the FIFO memory according the access bus width.
ＦＩＦＯメモリ１０４に対するアクセスバス幅を指定するソフトウェア設定可能なサイズ指定手段１０６と、アクセスバス幅に応じてＦＩＦＯメモリへのアクセスデータ幅を制御する外部インターフェイス手段１０７とを備える。 - 特許庁 - To easily discriminate whether or not the data of the internal memory of a programmable controller are data by external access.
プログラマブルコントローラの内部メモリのデータが、外部アクセスによるデータか否かを容易に判別可能とする。 - 特許庁 - To provide a cache controller for improving latency caused by access to a remote memory.
リモートメモリに対するアクセスで生じるレイテンシを改善することができるキャッシュ制御装置を提供する。 - 特許庁 - The memory controller decides a page hit/a page mistake of the bank corresponding to each of the held access addresses.
メモリコントローラは、保持しているアクセスアドレスの各々に対応するバンクのページヒット／ページミスを判定する。 - 特許庁 - A memory controller monitors a semaphore reservation state for exclusive access by processing elements 102a, 102b.
処理要素102a、102bによる排他的アクセスのためのセマフォ予約状態は、メモリ制御装置によって監視される。 - 特許庁 - The controller 4 executes the access to the NAND type flash memory 3 by use of the second address.
コントローラ４は、前記第２のアドレスを用いてＮＡＮＤ型フラッシュメモリ３に対するアクセスを実行する。 - 特許庁 - This semiconductor memory 20 has: a memory part 21 having a physical access area 21A storing the boot code of the host system 4 and a logical access area 21B; and a memory controller 22 performing changeover processing between a read/write to the physical access area and a read/write to the logical access area.
ホストシステム４のブートコードを記憶する物理アクセス領域２１Ａと、論理アクセス領域２１Ｂとを有するメモリ部２１と、物理アクセス領域に対するリードライトと、論理アクセス領域に対するリードライトとの切り替え処理を行うメモリコントローラ２２とを具備する。 - 特許庁 - In the case of access from main and external controllers to a synchronous dynamic random access memory(SDRAM) 11, the bus controller 12 arbitrates the access requests of these respective controllers through an arbitrating circuit part 25.
バス制御コントローラ１２は、調停回路部２５にてＳＤＲＡＭ１１にメイン及び外部コントローラがアクセスするに際してその各コントローラのアクセス要求を調停する。 - 特許庁 - To provide an optical disk controller capable of reducing the suppressed bandwidth of an AV decoder and an external buffer memory by decreasing the number of access times of the optical disk controller to the external buffer memory.
光ディスクコントローラの外部バッファメモリへのアクセス回数を少なくすることにより、ＡＶデコーダとメモリとのバンド幅の圧迫を軽減する光ディスクコントローラを提供する。 - 特許庁 - A shared external interface 17 carries out arbitration to access to an external bus between the memory controller 14 and the I/O controller 15.
共用外部インタフェース１７は、メモリコントローラ１４とＩ／Ｏコントローラ１５との間の外部バスへのアクセスに対するアービトレーションを行う。 - 特許庁 - In starting the NAND flash memory controller 12, an NAND ID 20 is read from the NAND type flash memory 13, and individual specifications necessary for memory access are set, and configuration data 21 are read, and a speed (access time) when memory access is set.
ＮＡＮＤ型フラッシュメモリコントローラ１２の起動においては、ＮＡＮＤ型フラッシュメモリ１３からＮＡＮＤ ＩＤ２０を読み込んで、メモリアクセスに必要な個別仕様を設定すると共に、コンフィグデータ２１を読み込んで、メモリアクセス時におけるスピード（アクセスタイム）を設定する。 - 特許庁 - A data processing device 1 includes a flash memory 20, a RAM 30, and a controller 10 that can access the flash memory 20 and the RAM 30.
データ処理装置１は、フラッシュメモリ２０と、ＲＡＭ３０と、フラッシュメモリ２０及びＲＡＭ３０にアクセス可能なコントローラ１０とを備える。 - 特許庁 - A memory write request of access address information for debug is issued to a memory controller 15 according to a DMA request from a DMAC.
ＤＭＡＣからのＤＭＡ要求に伴ってデバッグ用のアクセスアドレス情報のメモリライト要求をメモリコントローラ１５に対して発行する。 - 特許庁 - To provide a memory controller for greatly reducing a waiting time for a bus request when a plurality of bus masters gain writing access to a common memory.
複数のバスマスタが共有メモリにライトアクセスする際に、バスリクエストの待ち時間を格段に短縮するメモリコントローラを実現する。 - 特許庁 - To efficiently and simply control a memory access by improving bus bandwidth of a memory without impairing the performance of a processor or a DMA controller.
プロセッサやＤＭＡコントローラの性能を損なわずに、メモリのバスバンド幅を向上させて、効率的なメモリアクセスを簡単な制御で行う。 - 特許庁 - The update data are temporarily stored in a first nonvolatile memory 233 for system control via an image memory access controller 221.
この更新データは画像メモリー・アクセス制御部２２１を介してシステム制御用の第１の不揮発メモリー２３３に一時的に格納される。 - 特許庁 - To realize a data storage controller capable of improving utilization efficiency of the memory by fast performing error detection correction and memory access.
誤り検出訂正及びメモリアクセスを高速に行い、メモリの使用効率を向上可能なデータ記憶制御装置を実現する。 - 特許庁 - This semiconductor memory is provided with a memory part for storing data and a memory controller for controlling access to the memory part, and the memory controller is provided with a function for outputting a dummy ID to the outside when an ID read request is input from the outside during a power-on reset period.
データを記憶するメモリ部と、メモリ部に対するアクセスを制御するメモリコントローラとを有し、メモリコントローラは、パワーオンリセット期間中に外部からＩＤ読み出し要求が入力されたら、ダミーＩＤを外部に出力する機能を有する。 - 特許庁 - To perform the data access, a synchronizer circuit synchronizes the multiple memory controller chips such that one of the memory controller chips drives the address bus and/or control signals to the memory device.
データ・アクセスを行なうために、シンクロナイザ回路は、複数のメモリ・コントローラ・チップを同期させ、その結果、メモリ・コントローラ・チップのうちの１つが、記憶装置へのアドレス・バスおよび／または制御信号を駆動する。 - 特許庁 - The memory controller is provided with an access control means controlling access to the flash memory and a signal output means outputting a writing data signal for diagnosing the operation of the flash memory or the quality of the block to a data bus of the flash memory.
フラッシュメモリに対するアクセスを制御するアクセス制御手段と、フラッシュメモリのデータバスに、フラッシュメモリの動作若しくはブロックの良否を診断するための書込みデータ信号を出力する信号出力手段を備える。 - 特許庁 - The semiconductor memory device is provided with a memory for storing data and a memory controller which has a logic address access mode converting a logic address supplied from the outside to a physical address of the memory and accessing the memory and a physical address access mode accessing the memory according to the physical address inputted from the outside.
データを記憶するメモリ部と、外部から供給された論理アドレスをメモリ部の物理アドレスに変換してメモリ部をアクセスする論理アドレスアクセスモードと外部から入力された物理アドレスに従ってメモリ部をアクセスする物理アドレスアクセスモードとを有するメモリコントローラとを備えた。 - 特許庁 - The memory system comprises a plurality of nonvolatile memory chips CHIP1 and CHIP2 having a plurality of independently memory-operable memory banks BNK2 and BNK2; and a memory controller 5 capable of independently access-controlling the nonvolatile memory chips.
メモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンク（ＢＮＫ１，ＢＮＫ２）を有する複数の不揮発性メモリチップ（ＣＨＰ１，ＣＨＰ２）と、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラ（５）とを含む。 - 特許庁 - To provide a memory access controller which guarantees performance needed for a master for issuing an access request with different responsiveness requested to a shared memory and can efficiently distribute the entire access rates of the shared memory without impairing an access rate to be allocated to another master.
共有メモリに対して要求される応答性の異なるアクセス要求を発行するマスタに対して必要な性能を保証するとともに、他のマスタに割り当てるアクセスレートを阻害することなく、共有メモリの全体のアクセスレートを効率よく分配可能なメモリアクセス制御装置を提供する。 - 特許庁 - Also, the memory controller 900 receives access to the final address, and when the issue of the access to a memory is determined, outputs a notification signal, and starts access from a second bus master in response to the notification signal.
またメモリコントローラ９００は、最終アドレスへのアクセスを受けとり、アクセスがメモリへ発行される順番が確定すると通知信号を出力し、通知信号に応じて第２のバスマスタからのアクセスを開始する。 - 特許庁 - The memory stick controller instructs this state to the memory stick, and automatically executes get-in when detecting interrupt for finishing processing, and detects an access state of a flash memory.
メモリスティック・コントローラはこれをメモリスティックに指示し、処理終了の割り込みを検知したら自動的にゲット・イントを実行し、フラッシュメモリのアクセス状態を検出する。 - 特許庁 - At least some of the data are transferred by the direct memory access controller in units of a block between the first memory and the second memory accessible by the processor.
ダイレクト・メモリ・アクセス・コントローラによって、データの少なくとも一部が、第１のメモリとプロセッサによってアクセス可能な第２のメモリとの間でブロック単位で転送される。 - 特許庁 - The image processing apparatus 10 includes a counter, a coordinate determination part, a memory controller, a cache access part, a pixel value calculation part, and an output part.
カウンタと、座標決定部と、メモリコントローラと、キャッシュアクセス部と、画素値計算部と、出力部とを備える。 - 特許庁 - A scanning control circuit includes a direct memory access controller (DMA) 14, a video processor 16, and a video signal generator.
走査制御回路は、ＤＭＡ（ダイレクト・メモリ・アクセスコントローラ）１４と、ビデオプロセッサ１６と、ビデオ信号発生器とを含む。 - 特許庁 - To provide an address modification apparatus capable of implementing a multiplicity of addressing modes in a direct memory access controller.
直接メモリ・アクセス・コントローラにおいて多数のアドレシング・モードを処理可能なアドレス変更装置を提供する。 - 特許庁 - The controller 5 executes a direct access to the memory 4 in accordance with a command from a host device.
マルチＩ／Ｏコントローラ５は、ホストデバイスからのコマンドに従って、フラッシュメモリ４に対するダイレクトアクセスを実行する。 - 特許庁 - The direct memory access controller receives a control signal from the interface unit supporting the transfer of the signal group.
直接メモリ・アクセス・コントローラは、信号群の転送を支援するインタフェース・ユニットから制御信号を受け取る。 - 特許庁 - A scanning controlling circuit comprises a DMA (direct memory access controller) 14, a video processor 16 and a video signal generator.
走査制御回路は、ＤＭＡ（ダイレクト・メモリ・アクセスコントローラ）１４と、ビデオプロセッサ１６と、ビデオ信号発生器とを含む。 - 特許庁 - To provide a memory access controller capable of avoiding processing suppression of a processor and discarding of a request packet and capable of efficiently and reliably executing processing, and to provide a memory access control method.
プロセッサの処理抑制やリクエストパケットの破棄を回避し、効率よく、かつ確実に処理を実行することができるメモリアクセス制御装置およびメモリアクセス制御方法を提供する。 - 特許庁 - The controller tracks the bank address, and may issue one or more memory access commands while a DARF operation is being performed, if the memory access and the refresh are directed to different banks.
コントローラーはバンクアドレスを追跡し、メモリアクセスとリフレッシュが異なるバンクに向けられているならＤＡＲＦ動作が実行されている間１つ以上のメモリアクセスコマンドを発行することができる。 - 特許庁 - To enable fast memory access by access to an SRAM irrelevantly to whether cache memory constitution of processes performed by a controller of decoding equipment performing various processes is suitable.
様々な処理を行う復号機器の制御装置において行われる処理のキャッシュメモリ構成の適不適によらず、ＳＲＡＭへのアクセスによって高速メモリアクセスを可能とする事。 - 特許庁 - This memory controller 121 is connected to an SRAM 122 allowing access by only a row address, a NOR type flash memory 123, and an SDRAM 124 allowing access by designating a row address and a column address.
メモリコントローラ１２１を、行アドレスのみでアクセスできるＳＲＡＭ１２２、ＮＯＲ型フラッシュメモリ１２３と、行アドレスと列アドレスを指定してアクセスできるＳＤＲＡＭ１２４とに接続する。 - 特許庁 - To reduce the number of data writing operations into a flash memory and data transfer operations to the flash memory from a buffer inside a memory controller without interfering with access to the flash memory by a host system, in a flash memory system.
フラッシュメモリシステムにおいて、ホストシステムによるフラッシュメモリへのアクセスに支障を来たさずに、メモリコントローラ内のバッファからフラッシュメモリへのデータ転送動作及びフラッシュメモリへのデータ書込み動作の実行回数を減らす。 - 特許庁 - To provide a memory control method and a memory controller capable of preventing excessive access even when the number of times of transfer is unknown.
転送回数が不明な場合にも余分なアクセスを防ぐことが可能なメモリ制御方法及びメモリコントローラを提供することを目的とする。 - 特許庁 - A memory controller 1 controls access to a flash memory 2 and a nonvolatile RAM 3 on the basis of a logical address applied from a host system 4.
メモリコントローラ１は、ホストシステム４から与えられる論理アドレスに基づいて、フラッシュメモリ２と不揮発性RAM３とに対するアクセスを制御する。 - 特許庁 - A data storage device comprises a memory module having a flash memory chip in which a prescribed page size is set as an access unit, and a controller.
実施形態によれば、データ記憶装置は、所定のページサイズをアクセス単位とするフラッシュメモリチップを有するメモリモジュールと、コントローラとを具備する。 - 特許庁 - To allow an IC card module having a microcomputer and a memory card controller to be compatible with an SIM card and deal with fast memory access.
マイクロコンピュータとメモリカードコントローラを有するＩＣカードモジュールにおけるＳＩＭカードとの互換性及び高速メモリアクセスへの対応を実現する。 - 特許庁 - A flicker decrease system for the random row access type imager has a memory connected to the imager and a controller connected to the memory and the imager.
ランダム行アクセス式のイメージャ用のフリッカ減少システムは、イメージャに結合されたメモリと、メモリ及びイメージャに結合されたコントローラとを有する。 - 特許庁 - The host system 1 counts loading for a memory region with a read access load when outputting a read command to the memory controller 2.
ホストシステム１はメモリコントローラ２に読み出しコマンドを出力するときに、読み出しアクセス負荷がかかるメモリ領域について負荷回数を計測する。 - 特許庁 - The memory controller has a reorderable memory access command issue queue and a command priority level setting input inside, and the command issue queue holds priority of each memory access command based upon the command priority level setting input.
メモリコントローラ内にリオーダーリング可能なメモリアクセスコマンド発行キューとコマンド優先度設定入力をもち、さらに前記コマンド発行キューはコマンド優先度設定入力に基づいた各メモリアクセスコマンドの優先度を保持する。 - 特許庁 - The processor device is provided with an arithmetic processing part 11, a trace memory 12 for storing trace data of the arithmetic processing part, and a bus controller 20 for performing access control to an external memory 30 according to a memory access address from the arithmetic processing part.
演算処理部１１と、演算処理部のトレースデータを格納するトレースメモリ１２と、演算処理部からのメモリアクセスアドレスに従って外部メモリ３０に対するアクセス制御を行うバスコントローラ２０を備える。 - 特許庁 - Thereby, when continuous logical addresses 90 are specified and respective minimum access units are successively accessed, the memory controller switches banks for every access.
したがって、連続する論理アドレス９０が指定され、各最小アクセス単位に順次アクセスする場合、メモリコントローラは、アクセス毎にバンク切替を行うことになる。 - 特許庁 - To provide a memory access controller and a system having it which can access a plurality of memories from a plurality of ports more freely.
複数のポートから複数のメモリに対してより自由にアクセスすることを可能とするメモリアクセス制御装置とこれを有する演算システムを提供する。 - 特許庁 - The memory controller holding the address information of the defective memory cell contributes to an increase in process speed, while there is no need to access the memory cell array in order to obtain the address information of the defective memory cell.
不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。 - 特許庁
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