「memory access controller」を含む例文一覧(582)
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外部メモリのアクセス制御においてＰＣＩコントローラがメモリコントローラにリードデータをプリフェッチさせるか否か指示するレジスタフィールド、メモリコントローラによるリードデータのフェッチサイズ（バースト長）を指示するレジスタフィールドを持つ。 - 特許庁 - The memory control system is provided with a memory 5 having plural memory banks 51 to 54 capable of independently storing row addresses, plural request devices 2, 6, 7 capable of accessing the memory 5 and a memory controller 4 for receiving access requests from respective request devices 2, 6, 7, selecting any one of the requests by arbitration and allowing the request device outputting the selected access request to access the memory 5.
それぞれが独立して行アドレスを保持することが可能な複数のメモリバンク５１〜５４を有するメモリ５と、該メモリ５にアクセス可能な複数の要求装置（２，６，７）と、これら要求装置からのアクセス要求を受け、調停によりいずれか１つのアクセス要求を選択してメモリ５へのアクセスを許可するメモリ制御装置４とを有する。 - 特許庁 - For a controller of hybrid equipment, the SRAM and an SRAM controller equipped with a cache memory controller and a fast memory controller are arranged in the form of provision from a CPU, and the SRAM is reconstituted dynamically with the cache memory and fast memory according to whether a performed process is proper to make memory access fast irrelevantly to the process.
複合機器の制御装置において、ＣＰＵから提げる形でＳＲＡＭと、キャッシュメモリコントローラ及び高速メモリコントローラを備えたＳＲＡＭ制御コントローラを配置する事により、行なわれる処理の適不適に応じてＳＲＡＭをキャッシュメモリ、高速メモリと動的に再構成することによって、処理によらずメモリアクセスの高速化を実現するシステム。 - 特許庁 - To provide a memory controller for reducing any excess precharge at the time of performing access to a memory even in a system in which a bank hit access and a bank miss access coexist, and for improving the system performance as the result.
バンクヒットするアクセスとバンクミスするアクセスが混在するようなシステムにおいてもメモリのアクセス時における余分なプリチャージを減らすことができ、その結果システム性能の向上を図ることができるメモリ制御装置を提供する。 - 特許庁 - At the memory access, the memory controller 10 outputs instructions including 2nd identification numbers to the DIMMs 11a to 11d through the control signal bus 102.
メモリアクセスを行うとき、メモリコントローラ１０は、制御信号バス１０２を介してＤＩＭＭ１１ａ〜１１ｄに第２識別番号を含む命令を出力する。 - 特許庁 - Data are written into a prescribed area of user data by a memory controller 3 on the basis of a writing test command from the memory access device 6, and its speed is measured.
メモリアクセス装置６からの書き込みテストコマンドに基づいてメモリコントローラ３でユーザデータの所定の領域にデータを書き込んでその速度を測定する。 - 特許庁 - The memory controller (16) includes a plurality of data channels each of which can access at least one bank in the main memory (17).
メモリ制御装置（１６）は、複数のデータチャネルを備えており、各データチャネルが主メモリ（１７）における少なくとも１つのバンクをアクセスすることができる。 - 特許庁 - To reproduce the memory error, the memory controller is provided with the function that enables it to repeatedly execute the access pattern recorded in the nonvolatile storage area.
また、メモリエラーを再現させるために、不揮発性記憶領域に記録されたアクセスパターンを再度、繰り返し実行出来る機能もメモリコントローラに持たせる。 - 特許庁 - To provide an excellent memory controller for achieving cost reduction by reducing the number of terminals, writing in the arbitrary address of an SDRAM and memory access by suppressing the deterioration of performance.
端子数の削減によるコストダウン、SDRAMの任意のアドレスへの書き込み、パフォーマンスの劣化を抑えたメモリアクセスを実現した優れたメモリコントローラを提供すること。 - 特許庁 - A whole device shares a memory 122 and an image memory access control part 121 mediates accesses from respective parts under control by a system controller 131.
メモリー１２２を装置全体で共有し、各部からのアクセスは、システム・コントローラー１３１による制御の下、画像メモリー・アクセス制御部１２１が調停する。 - 特許庁 - To provide a controller and a control method for readdressing by controlling burst access to a synchronous dynamic semiconductor memory device having at least two memory banks.
少なくとも２個のメモリバンクを有する同期ダイナミック半導体メモリ装置へのバーストアクセスを制御して再アドレスする制御装置と方法の提供。 - 特許庁 - To provide a memory controller and a data processor for grouping requests from a plurality of memory access requesters in order to increase the use efficiency of a bus.
複数のメモリアクセスリクエスタからのリクエストでも、バスの使用効率を高めるためのグループ化が可能なメモリコントローラおよびデータ処理装置を提供する。 - 特許庁 - The dedicated serial data buses and/or control buses may be configured to provide unbuffered access to the individual memory devices from the memory controller.
前記専用直列データバス及び／又はコントロールバスは、前記メモリコントローラから前記それぞれのメモリデバイスにバッファされないアクセスを提供するように形成できる。 - 特許庁 - To provide a DMA controller capable of performing DMA(Direct Memory Access) transfer at high speed by using a burst mode even without mounting a FIFO(First In, First Out) memory.
ＦＩＦＯメモリを実装しなくてもバーストモードを用いて高速にＤＭＡ転送を行なうことが可能なＤＭＡコントローラを提供すること。 - 特許庁 - To improve the efficiency of an access to a shared memory, and to improve data transferring performance in a storage controller in a multi- processor constitution equipped with a shared memory.
共有メモリを備えたマルチプロセッサ構成の記憶制御装置において、共有メモリに対するアクセス効率を改善し、データ転送性能を向上させる。 - 特許庁 - Since refresh control can be performed from a memory controller also in the power-down mode, access is performed without a delay after release of power-down.
パワーダウンモードにおいてもメモリコントローラからリフレッシュ制御が行えるので、パワーダウン解除後に遅滞なくアクセスできる。 - 特許庁 - A reservation/decoration controller implements specialized handling associated with a received request to access local memory.
予約／修飾コントローラが、ローカルメモリをアクセスするための受信される要求に関連される特定動作を実行される。 - 特許庁 - The memory controller multiplexes the access signals comprising a plurality of bits as a light signal, and outputs the multiplexed light signal.
メモリコントローラは、複数ビットからなるアクセス信号を光信号として多重化し、多重化した光信号を出力する。 - 特許庁 - A controller controls access to the memory array space and accumulates operation performance data from each data storage device in a history log.
コントローラは、メモリ・アレイ空間へのアクセスを制御し、履歴ログへ各データ記憶装置からの動作性能データを累積する。 - 特許庁 - To provide a DMA control method and a DMA controller for preventing access to a memory area for another channel.
他のチャネル用のメモリ領域へのアクセスを防止できるＤＭＡ制御方法及びＤＭＡコントローラを提供する。 - 特許庁 - DATA TRANSFER RATE CONTROLLER FOR PERFORMING SETTING RELATED WITH MEMORY ACCESS, INFORMATION PROCESSOR, CONTROL METHOD, PROGRAM AND RECORDING MEDIUM
メモリアクセスに関する設定を行うデータ転送レート制御装置、情報処理装置、制御方法、プログラム、及び記録媒体 - 特許庁 - To provide a memory card that allows achieving a simple interface with fast, safe data access performance and that allows extending the life of a nonvolatile memory used as a main memory; a device having a nonvolatile memory; and a memory controller.
高速でかつ安全なデ−タアクセス性能、シンプルなインタフェ−スを実現でき、さらに、メインメモリとして用いられる不揮発性メモリの長寿命化を実現できるメモリカ−ド、不揮発性メモリを備えた装置及びメモリコントロ−ラを提供する。 - 特許庁 - The controller determines an access method for the first flash memory and the second flash memory according to whether the flash memory is inserted into the first socket for memory extension and the second socket for memory extension.
コントローラは、第１のメモリ拡張用ソケット及び第２のメモリ拡張用ソケット内にフラッシュメモリが挿入されているかどうかに応じて第１のフラッシュメモリ及び第２のフラッシュメモリに関して実行すべきアクセス方法を決定する。 - 特許庁 - In transmitting the data of a local memory 12 of an A system device 10 to a local memory 22 of a B system device 20, a direct memory access controller(DMAC) 13 directly accesses and transfers the data of the local memory 12 to a shared memory 30.
Ａ系装置１０のローカルメモリ１２のデータを、Ｂ系装置２０のローカルメモリ２２へ送信する際に、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１３は、ローカルメモリ１２のデータを、共有メモリ３０へ直接アクセスして転送する。 - 特許庁 - When the hit ratio of the external cache memory 9 is higher than the prescribed value, an external cache memory controller 4 holds a block read instruction from CPU 1 to ASIC 12 temporarily during determination of a cache hit or a miss, and a main memory controller 16 authorizes direct memory access from a coprocessor to main memory 17.
外部キャッシュメモリ９のヒット率が所定値より高い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定までの間ＣＰＵ１からＡＳＩＣ１２へのブロックリード命令を一時保留し、メインメモリコントローラ１６はコプロセッサ１９からメインメモリ１７へのダイレクト・メモリ・アクセスを許可する。 - 特許庁 - This evaluation system evaluates access frequency to a memory device which is provided with a flash memory in which writing and erasing are performed page by page and block by block basis and a controller which controls the flash memory.
ページ、ブロック単位で書き込み、消去がそれぞれ行われるフラッシュメモリと、フラッシュメモリを制御するコントローラと、を具備する記憶デバイスへのアクセス頻度を評価する評価装置。 - 特許庁 - To provide a synchronous memory controller for suppressing an access operation from being delayed while securing compatibility with a synchronous memory (SDRAM), and to provide a synchronous memory and its control method.
ＳＤＲＡＭとの互換性を確保しつつ、アクセス動作に遅れが生じることを抑制することができる同期型メモリコントローラ、同期型メモリ及びその制御方法を提供する。 - 特許庁 - The inkjet recorder further comprises a memory the accessing of which is controlled by the memory controller and a control means that sets the access priority order of the head data control circuit to show a high response to the memory access priority order control signal.
さらに、上記メモリコントローラによってアクセス制御されるメモリと、上記メモリアクセス優先順位制御信号に応じて、上記ヘッドデータ制御回路のメモリアクセス優先順位を高く設定する制御手段とを有する。 - 特許庁 - A system controller of each node informs a memory access source of a system fault stop if an uncorrectable fault occurs when a memory access request generated in its node is offered to a node characteristic memory mounted on the node (S17).
各ノードのシステム制御装置は、自ノードに実装されたノード固有メモリに対して自ノード内で発生したメモリアクセス要求を出した時に訂正不可能な障害が発生したときはシステム障害停止通知をメモリアクセス元に通知する(S17) 。 - 特許庁 - To provide a packet transfer controller that adopts a direct memory access transfer system and conducts another packet transfer processing when a packet storing direct memory access data is continuously transferred.
直接メモリアクセス転送方式を採用し、直接メモリアクセス用データを保持するパケットを連続して転送しているとき、他のパケット転送処理を行うことができるパケット転送制御装置を提供する。 - 特許庁 - The controller specifies a local memory address corresponding to the designation value included in the first access message, and transmits a second access message including the specified local memory address to the other two or more processors.
コントローラが、その第一のアクセスメッセージに含まれる指定値に対応したローカルメモリアドレスを特定し、特定されたローカルメモリアドレスを含んだ第二のアクセスメッセージを、二以上の他のプロセッサに対して送信する。 - 特許庁 - The memory controller receives an interrogation wave including user identification information from a tag reader, and restricts an access right in reference to access authority information stored in any memory.
メモリコントローラは、タグリーダからユーザ識別情報を含む質問波を受信し、いずれかのメモリに格納されたアクセス権限情報を参照してアクセス権の制限を行うことを特徴とする無線ＩＣタグ。 - 特許庁 - The CPU (14), a RAM (Random Access Memory) (15), a DMAC (Direct Memory Access Controller) 1 (16), a DMAC 2 (17), and a DMAC 3 (18) are connected to a high-speed internal bus using a simple protocol adopted by the crossbar 9×9 switch (11).
ＣＰＵ（１４）、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）は、クロスバー９×９スイッチ（１１）が採用するプロトコルが簡単で高速な内部バスに接続されている。 - 特許庁 - Also, the page buffer circuit includes a mode control part for making easy access for both planes through a main bus in the user mode and access for both planes by the memory array controller in a memory control mode.
また、ページバッファ回路は、ユーザモードにあるメインバスを通じた両プレーンへのアクセス、メモリ制御モードにあるメモリアレイコントローラによる両プレーンへのアクセスを容易にするためのモード制御部を含んでいる。 - 特許庁 - The inside of the system LSI30 is provided with the first bus slaves 50 and 52 for making access to the first external memory 32 via the low speed bus 40 and the external bus controller 70, and the second bus masters 60, 62, and 64 for making access to the second external memory 34 via the high speed bus 42 and the external memory controller 72.
システムＬＳＩ３０内には、低速バス４０，外部バスコントローラ７０を介して第１の外部メモリ３２にアクセスする第１のバススレーブ５０，５２と、高速バス４２，外部メモリコントローラ７２を介して第２の外部メモリ３４にアクセスする第２のバスマスタ６０，６２，６４とが設けられている。 - 特許庁 - The memory controller is configured to generate a plurality of control signals to access to the memory, and to adjust timing among the plurality of control signals to change the memory access speed as a function of a parameter which relates to an operation of the memory system.
メモリ・コントローラは、メモリをアクセスするために複数の制御信号を発生させるため、そして、メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために複数の制御信号間のタイミングを調節するために構成される。 - 特許庁 - To provide a memory access controller in which a system matching memory capacity that a user requires can be configured by constituting the total memory capacity of the system more flexibly and to increase the availability of the system by minimizing a decrease in memory access speed.
システムの全メモリ容量をより柔軟に構成し、ユーザの必要とするメモリ容量に合わせたシステムを構築するとともに、メモリアクセス速度の低下を最小限に抑えてシステムの可用性を高めることが可能なメモリアクセス制御装置を提供する。 - 特許庁 - When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.
システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁 - When the controller 30 is restarted, the setting data 40 are read, access to a remote memory 32 accessible via the bus 33 is performed by using the setting data 40 and the access includes transfer of data stored in the remote memory 32 to the controller 30.
コントローラ３０が再起動されたときに、設定データ４０が読出され、設定データ４０を用いて、バス３３を介してアクセスできるリモートメモリ３２へのアクセスが実行され、該アクセスは、リモートメモリ３２に格納されたデータのコントローラ３０への転送を含む。 - 特許庁 - A write access monitoring part 31 inside a memory controller 30 monitors write access by another process and when there is the write access by the other process during the transfer of data, the transfer of data is performed again.
メモリ制御装置３０内のライトアクセス監視部３１は、他のプロセスによるライトアクセスを監視し、データの転送中に他のプロセスによるライトアクセスがあった場合には、データの転送を再実行する。 - 特許庁 - To provide a memory controller capable of preventing the efficiency deterioration of a system memory bus when reading is performed and to provide a direct memory access controller capable of reducing time since acquiring a bus until data transfer is started.
読み出しを行う時にシステムメモリバスの効率悪化を防ぐことができるメモリ制御装置及びバスを獲得してからデータ転送が開始されるまでの時間を短縮することができるダイレクトメモリアクセス制御装置を提供する。 - 特許庁 - This access controller control unit access to a plurality of memory modules 106, 107, 108, 109 has: a decision means deciding an access situation to the plurality of memory modules; and an address setting change means changing address setting on a memory space corresponding to each memory module on the basis of a result of the decision.
複数のメモリモジュール１０６，１０７，１０８，１０９に対するアクセスを制御するアクセス制御装置であって、複数のメモリモジュールへのアクセス状況を判定する判定手段と、判定の結果に基づいて各メモリモジュールに対応するメモリ空間上のアドレス設定を変更するアドレス設定変更手段とを有する。 - 特許庁 - The Interface unit 34 applies a request signal to the arbitration unit of a DMA(direct memory access) controller 32 and after the current activity of the DMA controller 32 is completed, the signal group is directly stored in the memory unit as a result.
インターフェース・ユニット３４は、ＤＭＡコントローラ３２の調停ユニットに要求信号を印加し、その結果として、ＤＭＡコントローラ３２の現動作完了後、メモリ・ユニットに信号群を直接格納する。 - 特許庁 - The first system 1a is provided with a first memory 4a, a first controller 6a for controlling reading/writing for the first memory 4a and a first DMA engine 10a for performing access to the first controller 6a.
第１システム１ａは、第１メモリ４ａと、第１メモリ４ａに対する読み書きを制御する第１コントローラ６ａと、第１コントローラ６ａにアクセス可能な第１ＤＭＡエンジン１０ａとを備える。 - 特許庁 - The common computing module includes a controller, a plurality of processing units, a plurality of local memories from which the processing units process programs, a direct memory access controller and a shared main memory.
共通のコンピューティング・モジュールの中には、制御装置と、複数の処理ユニットと、処理ユニットがプログラムを処理する元となる複数のローカルメモリと、ダイレクト・メモリ・アクセスと、コントローラと、共用メイン・メモリとが含まれる。 - 特許庁 - To reduce, in a flash memory system, the number of data transfer operations and data writing operations from a buffer within a memory controller to a flash memory without interfering with access to the flash memory by a host system.
フラッシュメモリシステムにおいて、ホストシステムによるフラッシュメモリへのアクセスに支障を来たさずに、メモリコントローラ内のバッファからフラッシュメモリへのデータ転送動作及びフラッシュメモリへのデータ書込み動作の実行回数を減らす。 - 特許庁 - A data processing system includes one or more processing cores, a system memory having a plurality of rows of data storage apparatuses, and a memory controller which controls an access to the system memory and performs supplier-based memory speculation.
データ処理システムは、１つまたは複数の処理コアと、複数行のデータ記憶装置を有するシステム・メモリと、システム・メモリに対するアクセスを制御しかつ供給者ベースのメモリ・スペキュレーションを遂行するメモリ・コントローラとを含む。 - 特許庁 - A memory controller 3 is provided with a transaction control part 10 capable of independent control for each accepted transaction and at the time point of enabling control for each transaction, a memory access request to a main memory 4 is outputted to a memory control part 11.
受け付けたトランザクション毎に独立した制御を行えるトランザクション制御部１０を設け、各トランザクション毎に、可能になった時点で、主記憶４へのメモリアクセス要求を、メモリ制御部１１に出力する。 - 特許庁 - To provide a nonvolatile memory made of memory cells accessible in units of a byte and permitting ECC processing in units of an optimal data size for required access, a memory controller, a nonvolatile memory accessing method, and a program.
メモリセルとしてバイト単位のアクセスが可能であり、求められるアクセスに対して最適な単位でＥＣＣ処理を行うことが可能な不揮発性メモリ、メモリコントローラ、不揮発性メモリのアクセス方法、およびプログラムを提供する。 - 特許庁 - Connection control information 321-325 is prestored in a burst access memory 32 and a memory controller 27 collectively reads out the connection control information corresponding to a received cell to a memory buffer 28 by continuously performing access to the memory 32 and collectively writes the information in the burst access memory 32 after protocol processing needed for the received cell.
コネクション制御情報３２１〜３２５をバーストアクセスメモリ３２に記憶しておき、バーストメモリコントローラ２７によるメモリの連続アクセスによって、受信セルと対応するコネクション制御情報を一括してメモリバッファ２８に読み出し、受信セルに必要なプロトコル処理を実行した後、コネクション制御情報を一括してバーストメモリに書き込む。 - 特許庁
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