「memory access controller」を含む例文一覧(582)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 12 次へ＞- A memory controller 10 comprising an interleaved access means 7a and a non-interleaved access means 7b further comprises an area management means 13 for managing an interleaved access area and a non-interleaved access area, wherein the area management means 13 dynamically switches between the interleaved access and the non-interleaved access according to a read or write address in the memory access request.
インターリーブアクセス手段７ａと非インターリーブアクセス手段７ｂを備えたメモリコントローラ１０であって、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段１３をさらに有し、前記領域管理手段１３は、メモリアクセス要求における読み出しまたは書き込みアドレスによって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴とする。 - 特許庁 - A comparator circuit 17 compares a burst access request from a bus controller with an access mode supported by an external memory device set in a device information setting register 16.
比較回路１７は、バスコントローラからのバーストアクセス要求と、デバイス情報設定レジスタ１６に設定される外部メモリデバイスがサポートするアクセスモードとを比較する。 - 特許庁 - To the end, each of the electronic devices includes a memory, a connecting unit, a synchronizing unit, a property management unit, and a remote access controller.
そのために、各電子機器は、メモリ、接続装置、同期化装置、プロパティ管理装置及び遠隔アクセス制御装置を備える。 - 特許庁 - Then, a signal self_refresh becomes HIGH (3), and a self-refresh operation is instructed to an SDRAM (Synchronous Dynamic Random Access Memory) 9 through an SDRAM controller 33.
すると、信号ｓｅｌｆ＿ｒｅｆｌｅｓｈがＨＩＧＨとなり（３）、ＳＤＲＡＭコントローラ３３を介してＳＤＲＡＭ９にセルフリフレッシュ動作が指示される。 - 特許庁 - To provide a direct memory access controller for controlling data transfer between a plurality of data sources and a plurality of data destinations.
複数のデータ発信元と複数のデータ宛先との間でデータ転送を制御するダイレクト・メモリ・アクセス・コントローラを提供する。 - 特許庁 - The access controller controls each memory block to operate in a single cell mode or a twin cell mode according to cell mode information of a mode setting part.
アクセス制御部は、モード設定部のセルモード情報に応じて、各メモリブロックをシングルセルモードまたはツインセルモードで動作させる。 - 特許庁 - SIGNAL GROUP EXCHANGE DEVICE AND METHOD BETWEEN A PLURALITY OF COMPONENTS IN DIGITAL SIGNAL PROCESSOR HAVING DIRECT MEMORY ACCESS CONTROLLER
直接メモリ・アクセス・コントローラを有するディジタル信号プロセッサにおける複数の構成素子間での信号群交換装置および方法 - 特許庁 - An FW(firmware) part 2 manages and controls channel devices 6-1 to 6-4 under it based on information of a MAC(memory access controller) part 3.
ＦＷ部２はＭＡＣ部３の情報を基に配下のチャネル装置６−１〜６−４の管理及び制御を行う。 - 特許庁 - A data compressing part 304 and a data decompressing part 306 are mounted to a DMAC (direct memory access controller) 300 accessible to a plurality of co-processors.
複数のコプロセッサにアクセス可能なＤＭＡＣ３００にデータ圧縮部３０４とデータ伸張部３０６が実装されている。 - 特許庁 - The nonvolatile memory card comprising a nonvolatile memory and a plurality of different kinds of nonvolatile memory card controllers, comprises a nonvolatile memory controller common to the plurality of different kinds of nonvolatile memory card controllers, wherein data access between the nonvolatile memory and the individual nonvolatile memory card controllers is performed through the nonvolatile memory controller.
不揮発性メモリと、複数の異なる種類の不揮発性メモリカードコントローラを備える不揮発性メモリカードであって、複数の異なる種類の不揮発性メモリカードコントローラに共通する不揮発性メモリコントローラを備え、上記不揮発性メモリと、個々の不揮発性メモリカードコントローラとのデータのアクセスは、上記不揮発性メモリコントローラを介して行われることを特徴とする不揮発性メモリカードを提供する。 - 特許庁 - To provide a method or a corresponding device for controlling memory access in which the certain number of standby states is determined about a central controller (CPU) for performing memory access to memory devices (FLASH/ROM, RAM, IO module).
本発明は、メモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）にメモリアクセスするために、中央制御装置（ＣＰＵ）についてある数の待ち状態が決定される、メモリアクセスを制御するための方法もしくは対応する装置に関する。 - 特許庁 - In this case, the control signal generating circuit 15 controls the external memory device so that data can be outputted to the bus controller in an order corresponding to the burst access request from the bus controller.
このとき、制御信号生成回路１５は、バスコントローラからのバーストアクセス要求に応じた順序でデータがバスコントローラに出力されるよう外部メモリデバイスを制御する。 - 特許庁 - To provide a wireless LAN apparatus capable of performing access control of a polling system by direct data transfer by a DMA controller from a memory to a MAC layer controller.
ＤＭＡコントローラによるメモリからＭＡＣ層コントローラへの直接的なデータ転送によりポーリング方式のアクセス制御を行うことの可能な無線ＬＡＮ装置を提供する。 - 特許庁 - In this memory module 100, an address generation circuit 120 generates the highest order bit B2 of the bank address insufficient for the purpose of specification of the memory cell that is the access target by use of the highest order bit of the row address output from the memory controller 12, and outputs it to SDRAM (Synchronous Dynamic Random Access Memory) 110.
メモリモジュール１００において、アドレス生成回路１２０は、メモリコントローラ１２から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足するバンクアドレスの最上位ビットＢ２を生成し、これをＳＤＲＡＭ１１０に出力する。 - 特許庁 - To provide a memory controller and electronic equipment, for shortening a system boot time and an access time for data after boot, in the electronic equipment mounted with a serial nonvolatile memory.
シリアル不揮発性メモリを搭載する電子機器において、システムの起動時間および起動後のデータのアクセス時間を短縮できるメモリコントローラおよび電子機器を提供する。 - 特許庁 - To perform efficient priority control over memory access by a memory controller in a computer system in which a plurality of processing units share a single or a plurality of memories.
複数処理ユニットが単一もしくは複数メモリを共有する計算機システムにおいて、メモリコントローラにおける効率的なメモリアクセスの優先制御を可能とする。 - 特許庁 - Thus, in the semiconductor device which includes the plurality of memory chips, since the number of banks recognizable to a controller increases, the memory access efficiency can be improved.
これにより、複数のメモリチップから構成される半導体装置において、コントローラから認識されるバンク数が増加することから、メモリアクセス効率を向上させることができる。 - 特許庁 - The I/O controller 32 performs an access to the memory 36 according to a received scanning and correcting instruction, corrects the memory 36, and displays the corresponding result through the display device 38.
Ｉ／Ｏコントローラ32は、受信した走査及び修正命令によってメモリー36にアクセスしてメモリー36を修正し、表示装置38を通して対応する結果を表示する。 - 特許庁 - A direct memory access controller 53 under the control of a CPU 52 controls data transfer between a semiconductor memory 58 and a device connected to the SCSI bus 10.
ダイレクトメモリアクセスコントローラ５３は、ＣＰＵ５２により制御され、半導体メモリ５８と、ＳＣＳＩバス１０に接続されている機器との間のデータ転送を制御する。 - 特許庁 - A CPU 2 can access to the memory for display 12 through the display controller 10, and has a power saving mode, as an operation mode, for not accessing to the memory for display 12.
ＣＰＵ２は、表示コントローラ１０を介して表示用メモリ１２にアクセスすることができ、また、表示用メモリ１２へアクセスしない省電力モードを動作モードとして有する。 - 特許庁 - The direct memory access controller 54 is controlled by the CPU 55 to control data transfer between the semiconductor memory 58 and the device connected to the Ethernet (R) 18.
ダイレクトメモリアクセスコントローラ５４は、ＣＰＵ５５により制御され、半導体メモリ５８とイーサネット（登録商標）１８に接続された機器との間のデータ転送を制御する。 - 特許庁 - This memory device starts access to a memory directly or being delayed by the number of clocks controlled by the clock counter of a command while being controlled by a controller 22.
このメモリ装置は、メモリへのアクセスを即時、またはメモリ・コントローラによって定義されるように、コマンドのクロック・カウントによって定義されたクロック数だけ遅延させて開始する。 - 特許庁 - To provide a memory controller, a nonvolatile memory module, access module, and a nonvolatile memory system for lengthening a whole system even when data are recorded in a plurality of different recording modes.
複数の異なる記録モードでデータを記録した場合でも、システム全体の寿命を長くすることのできるメモリコントローラ、不揮発性記憶モジュール、アクセスモジュール、不揮発性記憶システムを提供する。 - 特許庁 - The common module includes a control device, more than one processing unit, more than one local memory causing the processing units to process a program, a direct memory access, a controller and a shared main memory.
共通のコンピューティング・モジュールの中には、制御装置と、複数の処理ユニットと、処理ユニットがプログラムを処理する元となる複数のローカルメモリと、ダイレクト・メモリ・アクセスと、コントローラと、共用メイン・メモリとが含まれる。 - 特許庁 - The controller transfers data via a data transfer path B which directly connects an MFP controller 6 and an I/O control hub 5 as an I/O control device even when a memory access is made to a main memory 3 from a CPU 2 in a memory control hub 4 as a memory control device.
メモリ制御デバイスであるメモリコントロールハブ４においてＣＰＵ２からのメインメモリ３に対するメモリアクセスが発生した場合にも、ＭＦＰコントローラ６とＩ／Ｏ制御デバイスであるＩ／Ｏコントロールハブ５を直接接続したデータ転送経路Ｂを経由してデータ転送する。 - 特許庁 - The memory system is provided with a nonvolatile semiconductor memory 11 and a controller 12 for controlling the nonvolatile semiconductor memory 11, and the controller 12 selects whether to use the nonvolatile semiconductor memory 11 in a first reading mode or to use the nonvolatile semiconductor memory 11 in a second reading mode whose access interval is shorter than that of the first reading mode.
不揮発性半導体メモリ１１と、不揮発性半導体メモリ１１を制御するコントローラ１２とを備え、コントローラ１２は、不揮発性半導体メモリ１１を、第１読み出しモードで使用するか、及び第１読み出しモードよりもアクセス間隔が短い第２読み出しモードで使用するかのいずれかを選択する。 - 特許庁 - A chip 10 is constituted so that a DRAM (dynamic random access memory) controller (memory controller) 14 includes a dither circuit 15 for performing dither processing in order to reduce the data amount of data at the time of performing the storing or reading of data.
本発明のチップ１０は、ＤＲＡＭコントローラ（メモリコントローラ）１４に、データの記憶または読み出し時に、データのデータ量を減縮するために、ディザー処理をおこなうディザー回路１５を含むように構成した。 - 特許庁 - The memory controller (1) for arbitrating an access request issued by a plurality of function blocks to one memory (3) is provided with one or more buffering circuits (30, 40) and an arbitration part (70) for arbitrating an access request (rq) based on the priority order of the access request (rq).
一のメモリ(3)に対して複数の機能ブロックから発行されたアクセス要求の調停を行うメモリ制御装置(1)は、１つ以上のバッファリング回路（30、40）と、アクセス要求(rq)の優先順位に基づいて、アクセス要求(rq)の調停を行う調停部(70)とを備えている。 - 特許庁 - To avoid overflow of a receiving buffer of an interface controller in memory access where a plurality of response packets are generated to one request.
１つのリクエストに対して複数のレスポンスパケットが発生するメモリアクセスにおいて、インタフェースコントローラの受信バッファのオーバーフローを回避する。 - 特許庁 - To disclose a direct memory access controller (DMAC) which is operable on a standard bus and does not require large capacity hardware for storage.
標準のバス上で動作可能であり、大容量の記憶用ハードウエアを必要としないダイレクトメモリアクセスコントローラ（ＤＭＡＣ）を開示する。 - 特許庁 - The external interface 8 outputs the pattern data outputted from the direct memory access controller 7 to the outside as a four-phase clock signal.
外部インターフェース８は、ダイレクトメモリアクセスコントローラ７から出力されるパターンデータを４相クロック信号として外部に出力する。 - 特許庁 - During a memory access to a respective memory device, each of the multiple controller chips controls a different corresponding portion of the data bus to retrieve data from or store data to the memory device depending on whether the access is a read or write.
各々の記憶装置へのメモリ・アクセス中に、複数のコントローラ・チップの各々は、データ・バスの異なる対応する部分を制御し、その結果、アクセスが読取りまたは書込みであるか否かに依存して、記憶装置からデータを読み取るか、または、記憶装置にデータを格納する。 - 特許庁 - A memory controller 75 makes, in the following way, only one access request effective, when modules 71 to 73 make requests to access individual banks of a synchronous DRAM(SDRAM) 74 at the same time.
メモリコントローラ７５は、モジュール７１〜７３より、同時刻にＳＤＲＡＭ７４の各バンクに対するアクセス要求がある場合には、以下のようにして、１つのアクセス要求のみを有効とする。 - 特許庁 - The memory controller outputs an all bank precharge command for executing the precharge operation of all the banks when deciding that the access efficiency is improved by analyzing the successive access address.
また、メモリコントローラは、連続するアクセスアドレスを解析することによりアクセス効率が向上すると判定したときに、全てのバンクのプリチャージ動作を実行するオールバンクプリチャージコマンドを出力する。 - 特許庁 - This direct memory access controller is provided with a storage circuit for storing that a DREQ has been asserted during DMA transfer and a means for making a CPU confirm the content of the storage circuit each time the DMA transfer ends, and for asserting a new DMA transfer request signal to a DMAC (direct memory access controller) when the DREQ is asserted during the DMA transfer.
DMA転送中にDREQがアサートされたことを記憶するための記憶回路と、DMA転送が終了する毎に、CPUに記憶回路の内容を確認させ、DMA転送中にDREQがアサートされていた場合には、DMACに対して新しいDMA転送要求信をアサートする手段とを備えた。 - 特許庁 - The control unit includes: a memory controller 2 which outputs the request disaproval signal indicating that a data access request made by a 2nd processor cannot be accessed so that a 1st processor is selected and allowed to access data; and delay means 50 and 50a which delay the request disapproval signal outputted through this memory controller.
第１プロセッサを選択してデータアクセスを行うため、第２プロセッサのデータアクセス要請を受け入れることができないという要請拒否信号を出力するメモリコントローラ２と、このメモリコントローラを介して出力する要請拒否信号を遅延させる遅延手段５０、５０ａとを含む。 - 特許庁 - Access to a memory space from a CPU 1 or a PCI device 23 usually becomes access to a DRAM 3a via a "c." path depending on an address, or distributed by a Memory Controller 2 to a Disk Controller 6 and the PCI device 23 via a "d." or "d'." path.
ＣＰＵ１やＰＣＩ Ｄｅｖｉｃｅ２３からメモリ空間へのアクセスは、アドレスによって通常ｃ．のパスを経由してＤＲＡＭ３ａへのアクセスとなるか、ｄ．又はｄ’．のパスを経由してＤｉｓｋ Ｃｏｎｔｒｏｌｌｅｒ６やＰＣＩ Ｄｅｖｉｃｅ２３へとＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ２によって振り分けられる。 - 特許庁 - In this data processing system, a bus arbitration circuit arbitrating a bus occupancy right between the CPU and the DMA controller in access to a memory periodically measures a bus load by the access to the memory from the CPU, and transmits bus load information to the DMA controller.
メモリへのアクセスにおいてＣＰＵ又はＤＭＡ制御装置の間でバス占有権を調停するバス調停回路は、前記ＣＰＵからの前記メモリに対するアクセスによるバス負荷を定期的に計測してそのバス負荷情報を前記ＤＭＡ制御装置へ送信する。 - 特許庁 - A direct memory access controller 110 includes: a control circuit 111; a DMAC (a first DMA controller) 116; a selector 117; a buffer (a storage means) 118; and a DMAC (a second DMA controller) 119.
ダイレクトメモリアクセス制御装置１１０は、制御回路１１１、ＤＭＡＣ（第１のＤＭＡコントローラ）１１６、セレクタ１１７、バッファ（記憶手段）１１８、ＤＭＡＣ（第２のＤＭＡコントローラ）１１９を備えて構成されている。 - 特許庁 - The DMA controller and CPU which has acquired the bus master right of the internal system bus 13 hand over the bus master right to the CPU and DMA controller which claim the bus mater right when the memory controller or I/O controller are not able to perform access to the SDRAM and input/output device.
内部システムバス１３のバスマスタ権を獲得したＤＭＡコントローラ，ＣＰＵは、メモリコントローラ，Ｉ／ＯコントローラがＳＤＲＡＭ，入出力装置をアクセス不可の場合は、バスマスタ権を要求しているＣＰＵ，ＤＭＡコントローラにバスマスタ権を譲渡する。 - 特許庁 - By providing the dedicated memory 107 to store the management data 004, it is possible to avoid access contention between memory access to the transfer data 003 by the external module 104 and memory access to the management data 004 by the USB host controller 101 while sharing the transfer data 003 between the USB host controller 101 and the external module 104.
管理データ００４が保存される専用メモリ１０７を設けることにより、前記ＵＳＢホストコントローラ１０１及び前記外部モジュール１０４による転送データ００３の共用を維持しつつ、前記外部モジュール１０４が転送データ００３にアクセスするメモリアクセスと、前記ＵＳＢホストコントローラ１０１が管理データ００４にアクセスするメモリアクセスとのアクセス競合を回避する。 - 特許庁 - When receiving an access request, an arbitration circuit determines whether or not the access request causes a page error with other access request, of which processing has not yet completed, having been output to a memory controller prior to an output of the access request.
調停回路は、アクセス要求を受け付けた場合、当該アクセス要求が、当該アクセス要求よりも前にメモリーコントローラーに出力した他のアクセス要求であって処理が終了していないアクセス要求と、ページミスを発生させないかどうかを判定する。 - 特許庁 - Concerning the image processing controller for electronic printer having plural interfaces for receiving image data supplied through the desired interface from the outside, storing these data in an incorporated memory and performing image processing, this device has a memory controller MC connected through a memory bus to a memory 3 for controlling access to the relevant memory and an input/output controller IOC for inputting/outputting image data.
本発明は、複数のインターフェースを有し、外部から所望のインターフェース経由で供給される画像データを受信し、内蔵するメモリに格納し、画像処理を行う電子印刷装置用の画像処理コントローラにおいて、メモリ３にメモリバスを介して接続され当該メモリへのアクセスを制御するメモリコントローラMCと、画像データの入出力を行う入出力コントローラIOCとを有する。 - 特許庁 - The first bus masters 50 and 52 can also make access to the second external memory 34 via the low speed bus 40 and the external memory controller 72, and thus, the second external memory 34 is owned in common by the first and second bus masters.
第１のバスマスタ５０，５２は低速バス４０，外部メモリコントローラ７２を介して第２の外部メモリ３４にもアクセス可能とすることができ、こうして第２の外部メモリ３４は第１，第２のバスマスタに共有される。 - 特許庁 - Speed of information to a processor responding to a discriminated result and access operation used for a cache holding mechanism in the memory 200 can be increased by performing hit discrimination of the cache holding mechanism by both of the memory controller 113 and the memory 200.
キャッシュ保持機構のヒット判定をメモリコントローラとメモリの双方で行うことにより、判定結果に応答するプロセッサへの通知、メモリにおけるキャッシュ保持機構を用いるアクセス動作、を高速化できる。 - 特許庁 - The memory of the upstream side processor unit can be accessed from a host processor unit 4, the processor 9 and the memory access controller 11 and the memory of the downstream side processor unit can be accessed from the host processor unit, the processor 116 and the reception part.
上流側プロセッサユニットのメモリへは、ホストプロセッサユニット４、プロセッサ９、メモリアクセスコントローラ１１からアクセス可能であり、下流側プロセッサユニットのメモリへは、ホストプロセッサユニット、プロセッサ１１６、受信部からアクセス可能である。 - 特許庁 - To provide a disk controller having a cache memory part and a shared memory part capable of making it unnecessary to increase the number of the shared memory part, and preventing access performance form being deteriorated.
キュッシュメモリ部と共有メモリ部の二種類のメモリを有するディスク制御装置において、キュッシュメモリ部を増設に応じて、共有メモリ部を増設する必要をなくし、しかも、アクセス性能を低下させないようにする。 - 特許庁 - A control device, a plurality of processing units, a plurality of local memory units as a base on which the processing unit executes a program, a direct memory access, a controller and shared main memory are included in a common computing module.
共通のコンピューティング・モジュールの中には、制御装置と、複数の処理ユニットと、処理ユニットがプログラムを処理する元となる複数のローカルメモリと、ダイレクト・メモリ・アクセスと、コントローラと、共用メイン・メモリとが含まれる。 - 特許庁 - A programmable controller allocates memory banks corresponding to the main memory of a CPU to each module for arrangement, and the CPU can perform the direct access by selecting the memory bank in the modules by a slot number.
本プログラマブルコントローラは、ＣＰＵの主メモリに対応するメモリバンクを各モジュール内に割り当てて配置するとともに、ＣＰＵは、スロット番号により当該モジュール内のメモリバンクをセレクトしてダイレクトアクセス可能とした。 - 特許庁 - The processor controller comprises; a memory access circuit for accessing a memory according to a predetermined access pattern to sequentially read data; a storage part for storing the data read by the memory access circuit which stores the data sequentially read by the memory access circuit from the memory until free space in the storage part disappears, and a processor for acquiring the data stored in the storage part.
演算処理装置は、予め定められたアクセスパターンに基づいて、メモリにアクセスして、データを順次読み出すメモリアクセス回路と、前記メモリアクセス回路が読み出したデータを格納するための格納部であって、当該格納部の空き容量が無くなるまで、前記メモリアクセス回路が前記メモリからデータを順次読み出し、この読み出したデータが格納される、格納部と、前記格納部に格納されているデータを取得する、プロセッサと、を備えて構成されている。 - 特許庁
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