「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 .... 13 14 15 16 17 18 19 20 21 .... 37 38 次へ＞- To provide a flash memory element for preventing a cell from being erased excessively and making uniform the threshold voltage distribution of a memory cell array by preventing an electric charge from being centered in the cell.
電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供すること。 - 特許庁 - To provide a nonvolatile semiconductor storage apparatus in which it is suppressed that a resistance value of a valuable resistance element included in a memory cell is changed by a voltage pulse applied to the memory cell and defective read-out is caused at the time of read-out of a memory cell array.
メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。 - 特許庁 - This memory sub-system 20 is provided with a first memory bank 200a having a memory cell array 201a, a row decoder 202a to select a certain row in the array 201a and a column decoder 204a to select at least one column in the array 201a.
メモリサブシステム２０は、メモリセルアレイ２０１ａと、アレイ２０１ａ内のあるロウを選択するロウデコーダ２０２ａと、アレイ２０１ａ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ａとを有する第１のメモリバンク２００ａを備えている。 - 特許庁 - In addition, the memory sub-system 20 is provided with a second memory bank 200b having a memory cell array 201b, a row decoder 202b to select a certain row in the array 201b and a column decoder 204b to select at least one column in the array 201b.
また、メモリサブシステム２０は、メモリセルアレイ２０１ｂと、アレイ２０１ｂ内のあるロウを選択するロウデコーダ２０２ｂと、アレイ２０１ｂ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ｂとを有する第２のメモリバンク２００ｂを備えている。 - 特許庁 - The programming method includes a step of programming data in a memory cell of a certain pattern within a memory array, and a step of preventing programming of a fixed pattern by periodically scrambling the data so that the data are stored in a memory cell of different pattern within the memory array.
本発明に係るプログラミング方法は、データをメモリアレイ内の或るパターンのメモリセルにプログラムする段階と、データがメモリアレイ内の異なるパターンのメモリセルに記憶されるように、データを定期的にスクランブルすることによって、固定パターンのプログラミングを防止する段階と、を含んでいる方法。 - 特許庁 - A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided.
破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。 - 特許庁 - This device is provided with a first serial access memory performing delivery and receipt of data with the memory cell array and a second serial access memory performing delivery and receipt of data with the plurality of arithmetic circuit 40 in addition to a memory cell array 10 holding data and a plurality of arithmetic circuit 40 performing receiving operation.
データを保持しておくメモリセルアレイ１０とデータを受取り演算を行う複数の演算回路４０に加え、メモリセルアレイ１０との間でデータ授受を行う、第１のシリアルアクセスメモリと、複数の演算回路４０との間でデータ授受を行う、第２のシリアルアクセスメモリとを備える。 - 特許庁 - The semiconductor device 100 is equipped with: an SRAM 200 including a memory cell array 201 and a peripheral circuit 202; and a memory cell voltage generating section 300 in which the memory cell voltage VMM of α times (α>1) of a core power source voltage VDD is generated in accordance with the change of the core power source voltage VDD supplied to the peripheral circuit 202, and the memory cell voltage VMM is supplied to the memory cell array 201.
本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 - 特許庁 - The semiconductor integrated circuit device comprises a semiconductor chip (17); a memory array (3) disposed on the semiconductor chip (17); and first, second decoder trains (5-1, 5-2) disposed along both ends of the memory cell array (3).
半導体チップ（１７）と、半導体チップ（１７）に配置されたメモリセルアレイ（３）と、メモリセルアレイ（３）の両端に沿って配置された第１、第２デコーダ列（５-１、５-２）とを具備する。 - 特許庁 - To provide a ferroelectric memory in which a test of a rewriting characteristic of a ferroelectric memory can be efficiently performed without remarkably shortening a lifetime of a main body memory cell array.
強誘電体メモリの書換え特性の検査を、本体メモリセルアレイの寿命を著しく縮めること無く効率的に行える強誘電体メモリ装置を提供する。 - 特許庁 - The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.
メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁 - To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.
１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁 - Most of a large number of memory cells provided in a memory cell array 11 form an ordinary data storage area 12 and a part of these memory cells forms a lock bit 13, on the other hand.
メモリセルアレイ１１に含まれる多数のメモリセルの内の大部分が通常データ記憶領域１２を形成する一方、一部がロックビット１３を形成する。 - 特許庁 - To realize improving reliability of write-in of a non-volatile semiconductor memory such as especially a single gate type flash memory or the like without changing basic constitution of a memory cell array.
特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とし、 - 特許庁 - This device comprises: a semiconductor memory circuit including a memory cell array wherein normal cells are integrated; and the fuse circuit wherein fuse cells 1 storing the operating information of the semiconductor memory circuit are integrated.
ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル１が集積されるフューズ回路とを有する。 - 特許庁 - At the time of read-out, the voltage equal to the control gate voltage of the memory cell array 1 is applied as the control gate voltage of the cell array for evaluating read-disturb, and read-disturb stress is given.
読み出し時には、リードディスターブ評価用セルアレイの制御ゲート電圧として、メモリセルアレイ１の制御ゲート電圧と等しい電圧が印加され、ゲートディスターブストレスが与えられる。 - 特許庁 - A semiconductor memory device includes: a memory cell array containing an electrically rewritable memory cell; a bit line connected with one end of the memory cell and to be charged in accordance with a predetermined operation; and a voltage generation circuit for controlling the charging operation of the bit line.
一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。 - 特許庁 - In a main arithmetic circuit 20 for executing a parallel arithmetic operation in a parallel arithmetic processing device, a DRAM cell array 30 having a dynamic memory cell, DRAM cell is arranged for storing data.
並列演算を実行する主演算回路（２０）において、データを記憶するために、ダイナミック型メモリセル（ＤＲＡＭセル）を有するＤＲＡＭセルアレイ（３０）を配置する。 - 特許庁 - In the semiconductor memory device composed of a memory cell array including a plurality of regular memory cells and a plurality of sense amplifier circuits, the memory cell array has regular memory cells MC to be used for write and read operation of desired data and a smoothing capacitor (specifically, dummy cells DMC to be used for smoothing capacitor) for reducing power source noise.
複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。 - 特許庁 - Therefore, an access time for a memory cell array 7 is made 10 ns being same as an actual use time.
従って、メモリセルアレイ７に対するアクセス時間は実使用時と同等の１０ｎｓ（１００ＭＨｚ）となる。 - 特許庁 - The correlation value operating device is composed of a DRAM memory cell array 10, a word line driver 12 and a sense amplifier 14.
相関値演算装置は、ＤＲＡＭメモリセルアレイ１０と、ワード線ドライバ１２と、センスアンプ１４とで構成される。 - 特許庁 - Individual internal data lines 45 amounting to k+m+n lines (n is a natural number) are arranged for every memory cell array block 31.
メモリセルアレイブロック３１毎にｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線４５が配設される。 - 特許庁 - A memory cell array is refreshed based on the external signal supplied through terminals and the refresh information.
メモリセルアレイは、端子を介して供給される外部信号とリフレッシュ情報とに基づいて、リフレッシュが行われる。 - 特許庁 - An interlayer dielectric is formed on the memory cell array, and the metal bit line 212 is embedded therein.
メモリセルアレイ上には層間絶縁膜が形成されており、金属ビット線２１２は、それに埋め込み形成されている。 - 特許庁 - A memory cell array is constituted of two sub-arrays 17i, 17j which can perform independently activation.
メモリセルアレイは、独立して活性化を行うことができる２つのサブアレイ１７ｉ、１７ｊにより構成されている。 - 特許庁 - In other words, in the semiconductor storage device, the driver circuit and the memory cell array are provided overlapping with each other.
すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。 - 特許庁 - The expected value generating circuit 12 generates an expected value when the outside of an address space of the memory cell array 11 is accessed.
期待値生成回路１２は、メモリセルアレイ１１のアドレス空間外がアクセスされた時に、期待値を生成する。 - 特許庁 - To provide a semiconductor memory device capable of suppressing write disturbance without increasing area of a cell array.
セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。 - 特許庁 - A memory cell array 1 is divided into two banks of BANK1 and BANK2 for performing dual operation.
メモリセルアレイ１は、デュアルオペレーション動作を行わせるために二つのバンクＢＡＮＫ１とＢＡＮＫ２に分割される。 - 特許庁 - A row decoder 30 for word lines is arranged on the other side of the memory cell array 10 so as to face the row decoder 20.
ロウデコーダ２０に対向する、メモリセルアレイ１０の他方の側には、ワード線用ロウデコーダ３０を配置する。 - 特許庁 - The memory cell array layer 100 is formed on a different semiconductor substrate 500 from the semiconductor substrate 200.
メモリセルアレイ層１００は、半導体基板２００とは別の半導体基板５００上に形成されたものである - 特許庁 - The plurality of signal-line drawing portions are arranged around the memory cell array and are connected to the plurality of signal lines.
複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。 - 特許庁 - As the bit lines and the control gate lines of the memory array are orthogonal, they can be erased with a cell unit.
メモリ・アレーのビット線及びコントロール・ゲート線は直交しているので、セル単位で消去することができる。 - 特許庁 - Data of each bit read out simultaneously from a memory cell array MSA is amplified to a logical level by data amplifiers DA0 to DA7.
メモリセルアレイＭＳＡから同時に読み出した各ビットのデータをデータアンプＤＡ0〜ＤＡ7で論理レベルに増幅する。 - 特許庁 - Rewriting for a memory cell 5 is performed with arbitrary timing after data is transferred to the logic section 3 from the DRAM array section 1.
メモリセル5への書き戻しは、ＤＲＡＭアレイ部1からロジック部にデータを転送した後に、任意のタイミングで行う。 - 特許庁 - Each first selection circuit selectively supplies the data from the memory cell array to the first or second internal data bus.
各第１選択回路は、メモリセルアレイからのデータを第１又は第２内部データバスに選択的に供給する。 - 特許庁 - METHOD FOR FORMING SEMICONDUCTOR ARRAY OF FLOATING GATE MEMORY CELL HAVING STRAP REGION AND PERIPHERAL LOGIC DEVICE REGION
ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 - 特許庁 - To solve a problem relating a SDT junction having a defect in a memory array of a resistive cell intersection.
抵抗性セル交差点メモリアレイにおける欠陥のあるＳＤＴ接合に関連した問題を克服すること。 - 特許庁 - To provide a magnetic storage device in which read operation speed can be improved and a large scale memory cell array can be formed.
読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供する。 - 特許庁 - MAGNETORESISTANCE EFFECT ELEMENT, MAGNETIC HEAD ASSEMBLY, MAGNETIC RECORDER/REPRODUCER, MEMORY CELL ARRAY, AND MANUFACTURING METHOD OF MAGNETORESISTANCE EFFECT ELEMENT
磁気抵抗効果素子、磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法 - 特許庁 - To provide a memory cell of a high speed/low voltage DRAM running under a voltage of 1 V or lower and array peripheral circuits thereof.
１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。 - 特許庁 - A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.
メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁 - Common internal data lines 43 amounting to k+m lines (m is a natural number) are commonly arranged in the memory cell array blocks 31.
メモリセルアレイブロック３１に共通にｋ＋ｍ本（ｍは自然数）の共通内部データ線４３が配設される。 - 特許庁 - Thereby, the part area which is going to be protected by the memory cell array can be prevented from being written incorrect data.
これにより、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。 - 特許庁 - For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.
たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁 - Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.
したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁 - To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.
高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁 - This semiconductor storage device includes: a memory cell array; a plurality of sense amplifiers; and a timing generation circuit.
実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。 - 特許庁 - Arrangement of the SiN film 4 in the memory cell array is suitably adjusted from a viewpoint for controlling the device characteristic.
デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。 - 特許庁 - The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged.
電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。 - 特許庁
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