「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 .... 15 16 17 18 19 20 21 22 23 .... 37 38 次へ＞- The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.
メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁 - To provide a semiconductor storage device capable of suppressing the influence of the leak current of a memory cell in a memory cell array, and improving the reliability of read data and the stability of the operation.
メモリセルアレイにおけるメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供する。 - 特許庁 - A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.
メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁 - Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).
相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁 - The nonvolatile semiconductor storage device includes a semiconductor substrate 100 and a memory cell array which is provided to the semiconductor substrate 100 and has a plurality of series-connected memory cell transistors.
不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。 - 特許庁 - To provide a inexpensive semiconductor storage by enabling replacing a defective memory cell of a memory cell array by a redundant memory cell having small scale, and increasing the number of redundant relievable addresses, in a semiconductor storage provided with redundant relieving function.
冗長救済機能を備えた半導体記憶装置において、小さな規模での冗長メモリセルでメモリセルアレイの不良メモリセルの置き換えを可能とすると共に、冗長救済可能アドレス数を増加させて、安価な半導体記憶装置を提供する。 - 特許庁 - A data input circuit 4 writes the data into the nonvolatile memory cell of the memory cell array 1 to be selected by an address decoder 2, and at this time, the input data D0-D7 from the writing data control circuit 3 or the aforementioned fixed data are written into the nonvolatile memory cell.
データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。 - 特許庁 - A memory cell array 1 is configured so that a plurality of memory cells MC which are connected to a word line and a bit line, store one value out of n values (n is a natural number of 2 or more) in one memory cell, and are arranged in a matrix.
メモリセルアレイ１は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルＭＣがマトリックス状に配置されて構成されている。 - 特許庁 - The nonvolatile semiconductor memory device includes a memory cell array constituted in such a manner that a plurality of blocks are arrayed which comprises an aggregation of NAND cell units provided with a plurality of nonvolatile memory cells MC connected in series.
不揮発性半導体記憶装置は、直列接続された複数の不揮発性メモリセルＭＣを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備える。 - 特許庁 - The MRAM includes a memory cell array having magnetic memory cells arranged in lines and columns at intersection of word, bit and digit lines, and a sense amplifier for sensing data stored in a selected magnetic memory cell.
ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。 - 特許庁 - In addition, the pattern of each unit memory cell in the memory cell array region 1 and the pattern of the dummy cell in a piling region 2 are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC2.
加えて、メモリセルアレイ領域１の１メモリセル単位のメモリセルのパターンと杭打ち領域２のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ２に対してに線対称な関係を呈している。 - 特許庁 - A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.
試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁 - A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.
本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁 - To provide a semiconductor memory device capable of highly precisely discriminating the information of a memory cell even though a space of distributions of cell current values of data 0 and data 1 of a plurality of memory cells in a memory cell array is extremely narrow or the distributions of them are happened to be overlapped.
メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。 - 特許庁 - A nonvolatile semiconductor storage device relating to one embodiment includes a memory cell array provided with a plurality of memory cells, and a control circuit for applying read-out voltage to a selected memory cell and also applying read-out pass voltage to a non-selected memory cell to execute read-out operation.
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。 - 特許庁 - The respective memory cells constituting a memory cell array is provided with MISFETs (Semiconductor Metal Semiconductor Field-Effect Transistors) Tr1 and MISFETs Tr2 having a common floating body 30.
メモリセルアレイを構成する各メモリセルは、フローティングボディ３０を共通にするＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２とを備えている。 - 特許庁 - A memory cell transistor array 1 comprises a plurality of memory cells, each of which has a state of distribution of three or more threshold voltages in a single charge storage part.
メモリセルトランジスタアレイ１を単一の電荷蓄積箇所に３つ以上のしきい値電圧分布の状態を有する複数のメモリセルで構成する。 - 特許庁 - The plurality of word line drivers 15-1 to 15-4 are connected to the plurality of memory cells arranged in the row direction of the memory cell array by a plurality of word lines.
複数のワード線ドライバ１５−１〜１５−４のそれぞれと、メモリセルアレイのロウに配置された複数のメモリセルは複数のワード線により接続される。 - 特許庁 - To provide a semiconductor memory device capable of achieving a reduced circuit scale and improving characteristics, by reducing parasitic capacity of a memory cell array.
メモリセルアレイの寄生容量を低減して、回路規模の縮小や特性の向上を実現することが可能な半導体記憶装置を提供する。 - 特許庁 - A flash memory device 1 includes a memory cell array 3, a data register 6, a state machine 7, an input/output pad 8, a row decoder 9, and a column decoder 10.
フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。 - 特許庁 - A memory cell array is provided with a pair of reference cells 10a, 10b for each same control word line CWL to which a plurality of memory cells 10 are connected.
メモリセルアレイには、複数のメモリセル１０が接続される同一のコントロールワード線CWL 毎に一対の基準セル１０ａ，１０ｂがそれぞれ設けられている。 - 特許庁 - The device has a memory cell array having a plurality of CMOS static type memory cells provided at the intersections of a plurality of word lines and a plurality of complementary bit lines.
複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。 - 特許庁 - A control circuit makes voltage VRESET+N*Vα change based on a position of selection memory cells MC10-MC13 in the memory cell array MA.
制御回路は、電圧ＶＲＥＳＥＴ＋Ｎ＊ＶαをメモリセルアレイＭＡ内での選択メモリセルＭＣ１０〜ＭＣ１３の位置に基づいて変化させる。 - 特許庁 - The magnetic tunnel junction(MTJ) device can be used as a magnetic field sensor in a magnetic disk drive or as a memory cell in a magnetic random access memory(MRAM) array.
磁気トンネル接合（ＭＴＪ）装置は、磁気ディスク・ドライブ内の磁界センサとして、または 磁気ランダム・アクセス（ＭＲＡＭ）アレイ内のメモリ・セルとして使用可能である。 - 特許庁 - Also, memory cells in each memory cell array Way0 and Way1 are arranged so that the same addresses are positioned at the same position in the column direction.
また、各メモリセルアレイＷａｙ０及びＷａｙ１内のメモリセルは、同一のアドレスがカラム方向において同一の位置にあるように配列されている。 - 特許庁 - To provide a semiconductor memory device for which the timing control can be facilitated and a layout size is reduced by arranging a word line drivers at one side of a memory cell array.
メモリセルアレイの片側にワード線ドライバを配置して、タイミング制御を容易にし、また、レイアウトサイズを小さくする半導体記憶装置を提供するものである。 - 特許庁 - An oblique line is a region used as one memory cell, and the memory cells, not shown, are integrated in an array form with the oblique line formed as a unit region.
斜線部が１つのメモリセルに使われる領域であって、この斜線部領域を単位領域としてアレイ状にメモリセル（図示せず）が集積される。 - 特許庁 - To provide a memory apparatus which can suppress the decrease of readout margin due to fluctuation in reference potential while reducing the area of a memory cell array.
メモリセルアレイの面積を縮小しながら、リファレンス電位の変動に起因する読み出しマージンの減少を抑制することが可能なメモリ装置を提供する。 - 特許庁 - This semiconductor memory 5 has an interface 10, a memory cell array 11, a YUV-RGB conversion circuit 121, an α blend circuit 122 and a control circuit 124.
半導体メモリ５は、インタフェース１０、メモリセルアレイ１１、ＹＵＶ−ＲＧＢ変換回路１２１、αブレンド回路１２２および制御回路１２４を有する。 - 特許庁 - To provide a semiconductor memory device in which read and write operation can be performed by access of only one time, even when data of bit width toward a memory cell array are read and writen from an address on a middle way.
途中のアドレスからメモリセルアレイの行方向のビット幅分のデータを読み書きする場合でも、１回のアクセスでよい半導体記憶装置を得る。 - 特許庁 - A memory cell array block 310 of the MRAM 300 is arrayed with a plurality of magnetic memory cells 311 at the intersection points of word lines, digit lines and bit lines.
ＭＲＡＭ３００の、メモリセルアレイブロック３１０には、ワードライン、デジットライン、及びビットラインの交差点に複数個の磁気メモリセル３１１が配列される。 - 特許庁 - At the first booting of the flash memory, a defective block mapping table stored in a predetermined block in a memory cell array is stored in a defective block mapping register part.
フラッシュメモリの最初ブーティング時、メモリセルアレイ部の所定のブロックに貯蔵された不良ブロックマッピングテーブルは、不良ブロックマッピングレジスター部に貯蔵される。 - 特許庁 - To provide a semiconductor memory device which enables high processing speed when set operation, reset operation, of read operation is executed for a memory cell array.
メモリセルアレイに対しセット動作、リセット動作又はリード動作を実行する際に、処理速度を高速化することのできる半導体記憶装置を提供する。 - 特許庁 - In a file storage type nonvolatile semiconductor memory device, a memory cell array region 200 is divided in the column direction A, and has a plurality of sector regions 210.
ファイルストレージ型不揮発性半導体記憶装置は、メモリセルアレイ領域２００が列方向Ａで分割され、複数のセクタ領域２１０を有する。 - 特許庁 - To provide a non-volatile semiconductor memory equipped with an erasion voltage control circuit in which the area occupancy rate of a memory cell array is never reduced.
メモリセルアレイの面積占有率を低下させることのない消去電圧制御回路を備えた不揮発性半導体記憶装置を提供する。 - 特許庁 - A dummy region having a dummy bit line set to a prescribed voltage at least in the operation of the memory cell array is formed between memory regions.
メモリ領域の間には、少なくともメモリセルアレイの動作時に所定の電圧に設定されるダミービット線を有するダミー領域が形成されている。 - 特許庁 - To suppress an increase of an area of a memory cell array while selectively achieving both a 1T1C system and a 2T2C system in one ferroelectric memory.
１つの強誘電体メモリにおいて、１Ｔ１Ｃ方式、２Ｔ２Ｃ方式の両方を選択的に実現しつつ、メモリセルアレイの面積増加を抑制する。 - 特許庁 - To provide a semiconductor memory device capable of appropriately controlling the determination timing of a signal voltage in a hierarchical memory cell array, thereby reducing power consumption.
階層化メモリセルアレイにおける信号電圧の判定タイミングを適切に制御して消費電力を低減可能な半導体記憶装置を提供する。 - 特許庁 - Thereby, since the plurality of memory cell array blocks in which the twisted bitline is arranged share one redundancy circuit, the chip area of the memory apparatus is not extended.
これにより、ツイストされたビットラインが配列された複数のメモリセルアレイブロックが、一つの冗長回路を共有するためにメモリ装置のチップ面積を広げない。 - 特許庁 - To realize quick operation and power conservation, without the enlarging layout of a semiconductor memory device having a memory cell array of a large capacity.
大容量のメモリセルアレイを持つ半導体記憶装置において、レイアウトサイズを大きくすることなく、動作の高速化と消費電力の低減とを実現する。 - 特許庁 - A second bit SB of the multi-bit data is programmed in one of the plurality of memory cells in the memory cell array by utilizing data inversion, from the storage unit.
マルチ-ビットデータの第２ビットＳＢは、記憶ユニットからデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁 - This memory cell array has a plurality of memory transistors, formed on a semiconductor thin-film STF which is formed on a layer insulating layer INT1.
このメモリセルアレイが、層間絶縁層ＩＮＴ１上に形成された半導体薄膜ＳＴＦに形成された複数のメモリトランジスタを有している。 - 特許庁 - To provide a semiconductor memory device having a control circuit which can drive selectively wiring connected to a memory cell array with more simple constitution.
より簡易な構成でメモリセルアレイに接続された配線を選択駆動することのできる制御回路を有する半導体記憶装置を提供する。 - 特許庁 - A reading margin of data held in the ferroelectric holding circuit is larger than a reading margin of data held in a ferroelectric memory cell in a memory array.
強誘電体保持回路に保持されているデータの読み出しマージンは、メモリアレイ内の強誘電体メモリセルに保持されているデータの読み出しマージンより大きい。 - 特許庁 - A P channel type amplifier P_chAMP1 and memory cells constituting a memory cell array MCA1 are connected to the pair of bit lines BL1 and XBL1.
ビット線対ＢＬ１及びＸＢＬ１には、Ｐチャネル型アンプＰ_ｃｈＡＭＰ１と、メモリセルアレイＭＣＡ１を構成するメモリセルとが接続されている。 - 特許庁 - A memory cell array 1 is connected to word lines WL and a bit line BL and constituted so that a plurality of serially connected memory cells are arranged in matrix.
メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁 - In a memory cell array 1, a plurality of memory cells storing a plurality of bits are connected to a plurality of word lines and a plurality of bit lines, and they are arranged in a matrix state.
メモリセルアレイ１は、複数のビットを記憶する複数のメモリセルが複数のワード線及び複数のビット線に接続され、マトリックス状に配置されている。 - 特許庁 - Erasure is performed simultaneously by sharing a memory cell array 4 for protecting data and a reference cell for read-verify.
データ保護情報を記録するためのデータ保護用メモリセルアレイ４と、リード／ベリファイ用リファレンスセル３の消去用の回路を共通にし、同時に消去を行う。 - 特許庁 - A nonvolatile semiconductor memory device of one embodiment comprises: a memory cell array having a NAND cell unit, to which a plurality of memory cells are connected in series, and having the control gates of the plurality of memory cells connected to respective word lines; and a control circuit.
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、制御回路とを備える。 - 特許庁 - The nonvolatile semiconductor memory device includes a plurality of pieces first and second wiring that intersect each other and a memory cell array composed by laminating a plurality of memory cell layers having memory cells prepared at each intersection of the plurality of pieces of first and second wiring.
不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。 - 特許庁
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