「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 .... 14 15 16 17 18 19 20 21 22 .... 37 38 次へ＞- Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.
ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁 - A semiconductor storage comprises: a memory cell array 4; a sense amplifier circuit 10; and a constant current source CCS.
メモリセルアレイ４と、センスアンプ回路１０とを備えた半導体記憶装置において、定電流源ＣＣＳを備える。 - 特許庁 - A refresh control circuit 3 executes refresh of a memory cell array 4 according to the refresh execution signal COUT.
リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 - 特許庁 - The comparator circuit outputs a state signal indicating the propriety of the update of the depth information of the memory cell array.
前記比較回路は、前記メモリセルアレイの深さ情報のアップデートの可否を指示する状態信号を出力する。 - 特許庁 - The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.
ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁 - A memory cell array 1 comprises a plurality of memory cells arranged in a matrix and having first memory cells for storing writing data and second memory cells for storing error correction check bits for the data stored in the first memory cells.
メモリセルアレイ１は、複数のメモリセルがマトリクス状に配列され、書き込みデータを記憶する第１のメモリセルと第メモリセルのデータに対して誤り訂正用の検査ビットを記憶する第２のメモリセルを有する。 - 特許庁 - When programming memory cells in a memory cell array built in the virtually grounded array structure, a controller 100 controls to program in parallel for two memory cells whose gate electrodes are connected to the same word line.
仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。 - 特許庁 - A memory cell array includes, as a physical block, a set of NAND strings having word lines respectively connected to a plurality of memory cells in common.
メモリセルアレイは、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有する。 - 特許庁 - The semiconductor memory device comprises a memory cell array, a plurality of work lines, a plurality of bit lines, a data line, a plurality of selector circuits, a precharge circuit, and a pull-down circuit.
メモリセルアレイと、複数のワード線と、複数のビット線と、データ線と、複数のセレクタ回路と、プリチャージ回路と、プルダウン回路とを備えている。 - 特許庁 - Thus, the redundant memory cell array stores the number of repair times, thereby quickly determining a memory repair state.
このように、不良救済回数を記憶する冗長メモリセルアレイを設けることで、不良救済状態を素早く把握することが可能となる。 - 特許庁 - A memory cell array 110 is provided with source wires SN0 to SN(n-2)/2 in the portion of one source wire to memory cells for two lines adjacent to each other.
メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮ（ｎ−２）／２、が設けられる。 - 特許庁 - Thereby, all bits B0-B15 of data read from a memory cell array 2 become '0', and the universal memory 1 comes into a lock state that the data are protected.
これにより、メモリセルアレイ２から読み出されるデータは全ビットＢ０〜Ｂ１５が“０”となり、ユニバーサルメモリ１はデータが保護されたロック状態となる。 - 特許庁 - Third lines (WL) are formed successively over both ends of the memory cell array along the second axis and are connected with second ends of the memory cells.
第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 - 特許庁 - To provide a semiconductor memory device, capable of reducing the power consumption of an overall memory cell array, and facilitating manufacture with high reliability.
メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供する。 - 特許庁 - To provide a nonvolatile ferroelectric memory device in which reading can be performed uniformly in a whole memory cell array, and which can be miniaturized by reducing sensing voltage.
メモリセルアレイ全体で均一に読書可能で、センシング電圧を低下させ小形化可能な不揮発性強誘電体メモリ装置を提供する。 - 特許庁 - The flag circuit is set in response to detection of erasure un-completion in any one of memory cells by erasure verify operation of the memory cell array.
フラグ回路は、メモリセルアレイの消去ベリファイ動作によりメモリセルのいずれかの消去未完了が検出されるのに伴ってセットされる。 - 特許庁 - In a memory cell array, a plurality of memory cells composed of resistance change elements and diodes are arranged at cross points of a plurality of word lines and a plurality of bit lines.
メモリセルアレイは、複数のワード線、複数のビット線の交点に、抵抗変化素子とダイオードからなる複数のメモリセルが配置されている。 - 特許庁 - To provide a semiconductor memory device in which data read-out operation is fast, also data can be read out accurately even when a memory cell array is micronized.
メモリセルアレイが微細化されても、データ読出し動作が速く、かつ、データを正確に読み出すことができる半導体記憶装置を提供する。 - 特許庁 - The semiconductor memory device is provided with a memory array, word lines, bit line pairs, a sense amplifier, a dummy cell row, an address control part and a timing generating circuit.
本発明の半導体記憶装置は、メモリセルアレイ、ワード線、ビット線対、センスアンプ、ダミーセル列、アドレス制御部、タイミング発生回路を具備する。 - 特許庁 - A semiconductor memory device comprises a memory cell array, a plurality of signal lines, and a plurality of signal-line drawing portions.
１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。 - 特許庁 - A semiconductor memory 1000 is provided with a memory cell array MA, a pair of normal data line, a pair of redundant data line, and a data line switching circuit 105.
半導体記憶装置１０００は、メモリセルアレイＭＡ、ノーマルデータ線対、冗長データ線対およびデータ線切替回路１０５を備える。 - 特許庁 - This semiconductor memory is provided with a plurality of memory cell array blocks, a bit line sense amplifier circuit, the local sense amplifier circuit and a control part.
半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及び制御部を備える。 - 特許庁 - A memory cell array MS is composed of stack gate structured memory cells, having control gate electrodes 12(CG) and floating gate electrodes 16(FG).
メモリセルアレイ部ＭＳは、コントロールゲート電極１２（ＣＧ）及びフローティングゲート電極１６（ＦＧ）を有するスタックゲート構造のメモリセルから構成される。 - 特許庁 - A semiconductor memory device is characterized in that it is provided with a memory cell array, a row address buffer, a column address buffer, a write protection circuit, and a column decoder.
メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする半導体メモリ装置である。 - 特許庁 - The buffer 122 is connected between the memory cell array and the Y-gating circuit and is provided with dual registers corresponding to each of a group of memory cells.
ページバッファ１２２はメモリセルアレイとＹ−ゲーティング回路との間に連結され、一群のメモリセルの各々に対応するデュアルレジスタを備える。 - 特許庁 - To provide a semiconductor device and its control method in which a part of a region of a memory cell array can be erased in a flash memory.
フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。 - 特許庁 - To disclose a cell that can be used as a dynamic memory cell for storing data used in programming a field programmable gate array (FPGA).
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）をプログラミングする上で使用されるデータを記憶するためのダイナミックメモリセルとして使用可能なセルが開示される。 - 特許庁 - Each cell array shares basically a sense amplifier column between adjacent memory cell blocks, and constitutes 2×16 non-independent banks making 8 blocks as 1 bank.
各セルアレイは、基本的に隣接メモリセルブロック間でセンスアンプ列を共有して、８ブロックを１バンクとして、非独立の２×１６バンクを構成する。 - 特許庁 - To reduce inter-bit line noise and array noise, a sense amplifier area, and power consumption of an array during an operation without increasing a memory cell block size in an FRAM.
ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。 - 特許庁 - This nonvolatile memory includes: a phase-change memory cell array which includes a plurality of normal phase-change memory cells and a plurality of pseudo one time programmable (OTP) phase-change memory cells; a write driver which writes data into the normal and pseudo OTP phase-change memory cells of the phase-change memory cell array; and an OTP controller which selectively disables the write driver.
本発明において、不揮発性メモリは複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルアレイ、前記相変化メモリセルアレイの前記ノーマルと擬似ＯＴＰ相変化メモリセルにデータを書き込む書き込みドライバ、及び前記書き込みドライバを選択的にディセーブルするＯＴＰ制御器を含む。 - 特許庁 - In the OTP memory having a memory cell array and an inspection circuit, the OTP memory with a low failure rate is provided, by predicting the failure rate of the memory element of the memory cell array from a cumulative frequency distribution of a short circuit rate, with respect to a writing voltage of the memory element included in the inspection circuit, and eliminating a substrate with a high failure rate.
メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布から、メモリセルアレイが有するメモリ素子の不良の発生率を予測し、不良の発生率が高い基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。 - 特許庁 - The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.
半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁 - The semiconductor storage device 100 comprises a memory cell array MCA including memory cells MC arranged in a matrix form, a plurality of word lines WL connected to the memory cells MC of each row in the memory cell array MCA, and a counter cell array CCA which includes counter cells prepared correspondingly to each word line, and stores the frequency of activating the word lines WL for reading the data of the memory cells MC.
半導体記憶装置１００は、マトリクス状に配置されたメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの各行のメモリセルＭＣに接続された複数のワード線ＷＬと、ワード線ＷＬの各々に対応して設けられたカウンタセルＣＣを含み、メモリセルＭＣのデータを読み出すためにワード線ＷＬを活性化させた回数を記憶するカウンタセルアレイＣＣＡとを備えている。 - 特許庁 - The nonvolatile semiconductor memory comprises a memory cell array including nonvolatile memory cells, a sense amplifier for verifying discriminating data of the memory cell array at program operation, a data input buffer receiving data from the outside, and a coincidence/noncoincidence determination circuit determining whether an input password inputted to the data input buffer from the outside coincides with a readout password read from the memory cell array and determined by the sense amplifier for verifying or not.
不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時にメモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部からデータ入力バッファに入力される入力パスワードとメモリセルアレイから読み出されベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路を含む。 - 特許庁 - The three-dimensional nonvolatile semiconductor memory comprises: a memory cell array 2 with multiple memory cells stacked on a semiconductor substrate and multiple first conductive layers connected with the multiple memory cells; a dummy laminate structure 13 with multiple second conductive layers stacked on the semiconductor substrate and surrounds the memory cell array 2; and a metal layer 23A arranged on the memory cell array 2 and the dummy laminate structure 13.
実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。 - 特許庁 - A semiconductor memory device is provided with a cell array in which memory cells storing resistance values set reversibly as data are arranged, a sense amplifying circuit performing red-out/write-in of data of selection memory cells of a cell array, and a driving circuit generating voltage pulse for writing data.
半導体記憶装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、セルアレイの選択メモリセルのデータを読み出し／書き込みを行うセンスアンプ回路と、データ書き込み用の電圧パルスを発生する駆動回路を備える。 - 特許庁 - A three dimensional stacked nonvolatile semiconductor memory includes a memory cell array comprising first and second blocks disposed side by side in a first direction and a driver 33 disposed at one end of the memory cell array in a second direction orthogonal to the first direction.
本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33とを備える。 - 特許庁 - A memory system includes a memory cell array in which data are stored so as to be rewritable; and a register unit including one or more registers in which system information is stored so as to be rewritable, wherein a simultaneous access to the memory cell array and the register unit is executed according to an instruction code CC.
本発明のメモリシステムは、データを書き換え可能に記憶するメモリセルアレイと、システム情報を書き換え可能に保持する一又は複数のレジスタからなるレジスタ部とを備え、命令コードＣＣに応じてメモリセルアレイとレジスタ部の同時アクセス動作を実行する。 - 特許庁 - The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.
不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁 - A control circuit 51 controls a column decoder 54 and a parity column decoder 55 such that the timing of the input-output of a parity data to a memory cell array 52 is different from that of the input-output of data corresponding to the parity data to the memory cell array 52.
制御回路５１は、メモリセルアレイ５２に対するパリティデータの入出力が、メモリセルアレイ５２に対するパリティデータに対応するデータの入出力のタイミングと異なるように、カラムデコーダ５４およびパリティカラムデコーダ５５を制御する。 - 特許庁 - To avoid a resistance delay in a selected gate region and a peripheral circuit region while miniaturizing a memory cell array region and perform a gate processing of the memory cell array region, the selected gate region, and the peripheral circuit region simultaneously.
メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁 - To avoid a resistance delay in a selective gate region and a peripheral circuit region while miniaturizing a memory cell array region, and to form simultaneously gates in the memory cell array region, the selective gate region and the peripheral circuit region.
メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。 - 特許庁 - The control circuit 201 having the chip connection part 300 also is decided fixedly independently of capacity of a provided memory cell array so that read and write of data for the memory cell array of the maximum capacitor can be controlled.
前記チップ接続部３００を持つ制御回路２０１も、最大容量のメモリセルアレイに対するデータの読み出し及び書き込みを制御できるように、備えられるメモリセルアレイの容量に拘わらず固定的に決定される。 - 特許庁 - Thereby, at read-out, potentials of the word line RWL0 for reference cell (or word line RWL1 for reference cell) and the memory array normal word line MWL (or memory array redundant word line ReWL) are made rise synchronously with each other.
これによって、データの読み出し時に、リファレンスセル用ワード線ＲＷＬ０（またはリファレンスセル用ワード線ＲＷＬ１）とメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ通常ワード線ＲｅＷＬ）との電位が同期して立上がる。 - 特許庁 - The nonvolatile semiconductor memory device includes: a memory cell array 1 including memory cells MC of which the set state and reset state are transferrable and memory cells MC which are fixed to the permanent state; and a control circuit.
不揮発性半導体記憶装置は、セット状態及びリセット状態の遷移が可能なメモリセルＭＣと、パーマネント状態に固定されたメモリセルＭＣとを含むメモリセルアレイ１と、制御回路とを備える。 - 特許庁 - To reduce erroneous writing in a nonselected memory cell in a semiconductor device provided with a nonvolatile memory unit including a memory array in which numerous rewritable nonvolatile memory cells are arrayed.
書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じる誤書き込みを低減することができる。 - 特許庁 - Methods to apply a high power supply voltage to operate a semiconductor memory device which is equipped with a memory cell array including a plurality of memory banks can be distinguished depending on operation modes of the semiconductor memory device.
複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、半導体メモリ装置の動作モードによって区別され得る。 - 特許庁 - As a semiconductor memory, a SRAM10 is provided with a memory cell array 11 made of a plurality of memory cells 21 and a timing control circuit 18 which conducts timing control to make access to the data in the memory cells.
半導体記憶装置としてのＳＲＡＭ１０は、複数のメモリセル２１からなるメモリセルアレイ１１と、該メモリセルのデータにアクセスするためのタイミング制御を行うタイミング制御回路１８とを備える。 - 特許庁 - In the memory system, the semiconductor memory has a field programmable part FP in which logic for converting into each other an external signal input/output for the memory system and an internal signal input/output for a memory cell array is programmed.
半導体メモリは、メモリシステムに入出力される外部信号とメモリセルアレイに入出力される内部信号とを相互に変換するための論理がプログラムされるフィールドプログラマブル部を有する。 - 特許庁 - The impurity area and the word line are driven, and in the same memory cell array, for instance, a plurality of memory cells on the word line of cell arrays 1,...n+1,..., 2n+1,... are operated in parallel.
そして、不純物領域およびワード線を駆動して、同じメモリセルアレイ内で、たとえばセル列１，…ｎ＋１，…，２ｎ＋１，…の同一ワード線上の複数のメモリセルを並列に動作させる。 - 特許庁
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