ダイナミックロジックの英語

低電圧ダイナミックロジックの電力消耗抑制回路例文帳に追加

POWER CONSUMPTION SUPPRESSION CIRCUIT FOR LOW VOLTAGE DYNAMIC LOGIC - 特許庁

これにより、ダイナミックロジック回路１００のＭＯＳトランジスタＭｐ１、Ｍｎ１の実効しきい電圧が増加する。例文帳に追加

Thus, the effective threshold voltage of the MOS TRs Mp1, Mn1 of the dynamic logic circuit 100 can be increased. - 特許庁

チップ面積を増大させずにサブ−スレショルド漏泄電流による電力消耗を効率的に減らし得る低電圧ダイナミックロジックの電力消耗抑制回路を提供する。例文帳に追加

To provide a power consumption suppression circuit for low voltage dynamic logic that can efficiently reduce power consumption due to a sub- threshold leakage current without increasing the chip area. - 特許庁

ダイナミックロジック回路１００の出力ノード５０の出力ＯＵＴのレベルがハイレベルのときはＮＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小さい値の降圧電圧ＶＢＢが印加される。例文帳に追加

Since an NMOS transistor(TR) Mnb is turned on when a level of an output OUT of an output node 50 of a dynamic logic circuit 100 is at a high level, a reduced voltage VBB smaller than a ground voltage VSS is applied to a back gate of a MOS TR and an NMOS TR Mn1 of an n-logic 10. - 特許庁