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トランスファゲートの英語
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英訳・英語 transfer gate
「トランスファゲート」を含む例文一覧
該当件数 : 112件
可変遅延回路は、入力信号を遅延させるトランスファゲートTG1およびトランスファゲートTG3と、トランスファゲートTG1およびトランスファゲートTG3と入力信号との間に設けられるトランスファゲートTG2およびトランスファゲートTG4と、を備えている。例文帳に追加
The variable delay circuit comprises a transfer gate TG1 and a transfer gate TG3 for delaying input signals, and a transfer gate TG2 and a transfer gate TG4 provided between the transfer gate TG1 and the transfer gate TG3 and the input signals. - 特許庁
トランスファゲート4は、PMOSトランジスタQp4,Qp5により構成される。例文帳に追加
The transfer gate 4 is constituted of PMOS transistors Qp4 and Qp5. - 特許庁
シリコン基板32上に複数のトランスファゲート34を形成する。例文帳に追加
A plurality of transfer gates 34 are formed on a silicon substrate 32. - 特許庁
データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート12上方に層間絶縁膜12を介してキャパシタ構造16を形成する前の工程において、トランスファゲート12配列の端部に隣接してトランスファゲート12より幅広のダミーゲート部材13をトランスファゲート12と共に形成する。例文帳に追加
In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric. - 特許庁
入力ピンPIN1と入力バッファ11との間にトランスファゲート13を配設し、入力ピンPIN2と入力バッファ12との間にトランスファゲート14を配設し、入力ピンPIN1と入力バッファ12との間にトランスファゲート15を配設している。例文帳に追加
This semiconductor integrated circuit has a transfer gate 13 placed between an input pin a PIN1 and an input buffer 11, a transfer gate 14 placed between an input pin PIN2 and an input buffer 12, and a transfer gate 15 placed between the input PIN1 and the input buffer 12. - 特許庁
トランスファゲート及びリセットゲートの間の活性領域内に浮遊拡散層を形成する。例文帳に追加
The floating diffusion layer is formed in the active region between the transfer gate and the reset gate. - 特許庁
トランスファゲート406が正常に動作している限り、各ノズルからはインク滴は吐出されない。例文帳に追加
No ink drop is ejected from each nozzle so long as the transfer gate 406 is operating normally. - 特許庁
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「トランスファゲート」を含む例文一覧
該当件数 : 112件
並列に配置された各ワード線Wの途中には、トランスファゲートTGが設けられている。例文帳に追加
A transfer gate TG is provided in the midst of each word line arranged in parallel. - 特許庁
トランスファゲートTF2及びTF3オン・オフはアクティブ信号ACTにより制御される。例文帳に追加
On/off-operations of the transfer gates TF2, TF3 are controlled by an active signal ACT. - 特許庁
高耐圧のNMOS(T4)からなるトランスファゲート54と、プルアップ抵抗55を設ける。例文帳に追加
A transfer gate 54 comprising a high voltage-resistant NMOS (T4) and a pull-up resistor 55 are provided. - 特許庁
トランスファゲートTF1のオン,オフはウェイクアップ信号WUPにより制御される。例文帳に追加
On/off-operations of the transfer gate TF1 are controlled by a wake-up signal WUP. - 特許庁
そのトランスファゲートはコマンドデコーダ10に入力する外部コマンドによって制御される。例文帳に追加
The transfer gate is controlled by an external command inputted to a command decoder 10. - 特許庁
AND回路8の出力信号は、トランスファゲート9のゲートに供給される。例文帳に追加
The output signal of the circuit 8 is supplied to the gate of the gate 9. - 特許庁
さらに、第3、第5の配線トラックには、トランスファゲート内配線が配置され、ノイズ源の配線からのカップリングおよびトランスファゲート内配線同士のカップリングを防ぐ。例文帳に追加
Furthermore, wiring inside the transfer gates is disposed on each of the third and the fifth wiring tracks, thereby preventing coupling from the wiring of the noise source and the coupling of the wirings inside the transfer gates. - 特許庁
トランスファゲート54の入力端は高電圧印加端子50に接続され、トランスファゲート54の出力端は入力抵抗51を介して、CMOSインバータ52に接続されている。例文帳に追加
An input terminal of the transfer gate 54 is connected to a high voltage applying terminal 50 and an output terminal of the transfer gate 54 is connected to a CMOS inverter 52 via an input resistor 51. - 特許庁
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