演算レジスタの英語

演算装置３は、レジスタ群２と、ＡＬＵ１とを備える。例文帳に追加

An operation device 3 has a register group 2 and an ALU 1. - 特許庁

係数演算回路１７は、レジスタ１６１が保持するデータとレジスタ１６が保持する２データの和との比を演算する。例文帳に追加

A coefficient computing circuit 17 computes a ratio of data held by a register 161 to the sum of two data held by the register 16. - 特許庁

演算レジスタはＣＡＢＡＣ復号演算器１１０に直接接続されており、演算レジスタに保持されるコンテキスト変数をＣＡＢＡＣ復号演算器１１０に供給する。例文帳に追加

The arithmetic register is directly connected to a CABAC decoding computing element 110 and a context parameter held in the arithmetic register is supplied to the CABAC decoding computing element 110. - 特許庁

タスキ掛け演算並びに和差演算を行う場合、ＲＩＳＣプロセッサ１０はレジスタ書き込み命令を発行し、コプロセッサ１２の入力レジスタ３４、３６に被演算データを書き込み、書き込まれた被演算データを用いてタスキ掛け演算或いは和差演算を実行し、演算結果を出力レジスタ４２に書き込む。例文帳に追加

At the time of performing erocetta sine casella operation and sum and difference operation, the processor 10 issues a register wire instruction and writes data to be operated in the input registers 34 and 36 of a processor 12, executes the erocetta sine casella operation or sum and difference operation by using the written data to be operated, and writes the operated results in an output register 42. - 特許庁

演算部２４は、即値保持レジスタ２３で保持された即値（Ｖ１）に対して演算を施す。例文帳に追加

An arithmetic section 24 applies arithmetic operation to the immediate value (V1) stored in the immediate value storage register 23. - 特許庁

この内積演算ユニット３による演算結果は、ワード形式でＰレジスタ１５に格納される。例文帳に追加

The operation result obtained by this inner product operation unit 3 is stored in a P register 15 in a word form. - 特許庁

プロセッサ上のレジスタのダイナミックレンジを拡大する演算方法および演算回路を提供する。例文帳に追加

To provide an arithmetic method and circuit for enlarging the dynamic range of a register on a processor. - 特許庁

ベクトル演算装置は、レジスタ、レジスタのデータを用いベクトル演算する演算器、及び演算結果データを格納可能なデータバッファを備える演算部と、演算部へベクトル演算命令を発する命令発行部及びデータバッファ管理情報を保持するデータバッファ管理部を備える演算制御部とを具備する。例文帳に追加

The vector arithmetic unit includes: an arithmetic part having a register; an arithmetic unit for performing a vector arithmetic operation by using the data of the register; and a data buffer for storing arithmetic result data; and an arithmetic control part having an instruction issuing part for issuing a vector arithmetic instruction to the arithmetic part and a data buffer management part for storing data buffer management information. - 特許庁