「ゲーテッド」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ゲーテッド・クロック信号生成回路および方法例文帳に追加

GENERATING CIRCUIT AND METHOD AND GATED CLOCK SIGNAL - 特許庁

ゲーテッドクロック設計支援装置及び方法例文帳に追加

DEVICE AND METHOD FOR SUPPORTING GATED CLOCK DESIGNING - 特許庁

ＥＣＧゲーテッド超音波画像合成例文帳に追加

ECG GATED ULTRASONIC IMAGE SYNTHESIS - 特許庁

ゲーテッドクロックツリーシンセシス方法例文帳に追加

GATED CLOCK TREE SYNTHESIS METHOD - 特許庁

目的地１がゲーテッドコミュニティ２内にあれば、ゲーテッドコミュニティ２内の道路３を含む経路４に係る案内が出力される。例文帳に追加

If a destination 1 is in a gated community 2, guidance is output on a route 4 including a road 3 in the gated community 2. - 特許庁

ゲーテッドフォトダイオードを有する固体イメージャ及びその製造方法例文帳に追加

SOLID STATE IMAGER HAVING GATED PHOTODIODE AND ITS MANUFACTURING METHOD - 特許庁

ゲーテッド・クロックのためのEnable信号の故障を検出する。例文帳に追加

To detect failure of an Enable signal for a gated clock. - 特許庁

これにより、パルスを基盤にゲーテッドクロック信号を発生するようにクロックゲーテッドロジック回路を実現することによってゲーテッドクロック信号をより早く生成することが可能である。例文帳に追加

The pulse generator generates a pulse signal in response to a clock signal, and the precharged latch generates a gated clock signal in response to the clock signal, the pulse signal, and a control signal. - 特許庁

ゲーテッドクロック回路に入力される際の制御信号に含まれるノイズを低減し、ゲーテッドクロック回路のクロック信号の変動を防止し、ゲーテッドクロック回路の動作を安定化させる。例文帳に追加

To reduce noise included in a control signal when it is inputted to a gated clock circuit, to prevent fluctuation of the clock signal of the gated clock circuit, and to stabilize an operation of the gated clock circuit. - 特許庁

目的地１がゲーテッドコミュニティ２内にない場合であっても、出発地６がゲーテッドコミュニティ２内にあれば、ゲーテッドコミュニティ２内の道路３を含む経路７に係る案内が出力される。例文帳に追加

Even where the destination 1 not in the gated community 2, guidance is output on a route 7 including the road 3 in the gated community 2, if a starting point 6 is in the gated community 2. - 特許庁

ゲーテッドクロック回路２２から出力したクロックパルスをＦＦ回路２１に供給する。例文帳に追加

Also, the clock pulse outputted from the gated clock circuit 22 is supplied to an FF circuit 22. - 特許庁

セルフ・アライン型ゲーテッド・ショットキー・ダイオードのガード・リングの構造例文帳に追加

STRUCTURE OF GUARD RING IN SELF-ALIGNED GATED SCHOTTKY DIODE - 特許庁

論理回路の消費電力を低減する設計手法の１つにゲーテッドクロック設計がある。例文帳に追加

A gated clock design is one of design methods for reducing power consumption of a logic circuit. - 特許庁

他方、現在地１がゲーテッドコミュニティ２に到達しなければ、案内４は、出力されない。例文帳に追加

On the other side, if the present position 1 does not come to coincide with the gated community 2, the guidance 4 is not output. - 特許庁

他方、現在地１がゲーテッドコミュニティ２を入らなければ、案内５は、出力されない。例文帳に追加

On the other side, if the present position 1 does not come to coincide with the interior of the gated community 2, the guidance 5 is not output. - 特許庁

この後、クロック信号供給経路にクロックゲーテッドセルが挿入される（Ｓ１３）。例文帳に追加

Thereafter, the clock-gated cell is inserted into the clock signal supplying route (S13). - 特許庁

本発明のクロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含む。例文帳に追加

The gated clock logic circuit includes a pulse generator and a precharged latch. - 特許庁

他方、目的地１がゲーテッドコミュニティ２内になければ、ゲーテッドコミュニティ２内の道路３を含まない経路５に係る案内が出力される。例文帳に追加

On the other side, if the destination 1 is not in the gated community 2, guidance is output on a route 5 not including the road 3 in the gated community 2. - 特許庁

またゲーテッドクロックの集合であるスキャンテスト制御回路３０００にスキャン電力制御回路３００３を追加し、スキャン電力制御端子つきゲーテッドクロックセルの動作を制御可能にする。例文帳に追加

A scan power control circuit 3003 is added to a scan test control circuit 3000 which is a gathering of gated clocks, allowing the operation of the gated clock cell equipped with the scan power control terminal to be controlled. - 特許庁

乱数によって不規則な周期で制御された電流制御信号ＩＤＤＥＮをゲーテッドクロック回路２２に入力して、電流制御信号ＩＤＤＥＮが「１」のときはゲーテッドクロック回路２２からクロックパルスが出力するが、電流制御信号ＩＤＤＥＮが「０」のときはゲーテッドクロック回路２２からはクロックパルスは出力しない。例文帳に追加

In this signal processor, a current control signal IDDEN controlled by random numbers in an irregular period is inputted to a gated clock circuit 22, and although a clock pulse is outputted from the gated clock circuit 22 when the current control signal IDDEN is "one", the clock pulse is not outputted from the gated clock circuit 22 when the current control signal IDDEN is "zero". - 特許庁

ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のＲＴＬレベルの設計方法例文帳に追加

GATED CLOCK CELL, SCAN TEST CONTROL CIRCUIT, AND METHOD FOR DESIGNING RTL LEVEL OF SCAN TEST CONTROL CIRCUIT - 特許庁

ゲーテッドバッファからレジスタまでの遅延時間を的確に反映したタイミング制約をイネーブル論理に対して設定することができる。例文帳に追加

To set a timing restriction which reflects delay time from a gated buffer to a register accurately with respect to enable logic. - 特許庁

クロックツリーを制御するゲーテッドクロックセルにスキャン電力制御端子及び付随する機能を追加する。例文帳に追加

A scan power control terminal and an accompanying function are added to a gated clock cell which controls a clock tree. - 特許庁

そして、クロック信号供給経路に挿入されたクロックゲーテッドセルに制御系信号線が再度接続される（Ｓ１４）。例文帳に追加

Then the control-system signal line is again connected to the clock-gated cell inserted into the clock signal supplying route (S14). - 特許庁

ゲーテッドクロック機能を有し、トランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供する。例文帳に追加

To provide a clock supply circuit which has a gated lock function and can suppress clock skew due to temporal deterioration of a transistor. - 特許庁

クロックゲーテッドセルの配置は、クロックツリーを挿入する工程と同一製造工程において行われる。例文帳に追加

The arrangement of the clock-gated cell is performed in the same manufacturing step as the step of inserting a clock tree. - 特許庁

ゲーテッドインバータ１２，１４へロック状態か否かを示すロック信号Ｓを供給することで、信号経路１ａ、１ｂを切り換える。例文帳に追加

In the PLL circuit, with applying a lock signal S indicating whether in a locked state or not to a gated inverter 12 and 14, signal passes 1a and 1b are switched. - 特許庁

ゲーテッドクロック回路化することなしに作成された論理回路のハードウエア記述にゲーテッドクロック供給回路を自動挿入し、論理回路の設計作業の高効率化と論理回路の低消費電力化を図ることができる論理回路設計装置を提供する。例文帳に追加

To provide a logic circuit designing device which can realize highly efficient design work and low power consumption of a logic circuit by automatically inserting a gated clock supply circuit into a hardware description of the logic circuit generated without forming a gated clock circuit. - 特許庁

多入力・多段のイネーブルバッファで制御されたゲーテッドクロック設計において、クロックスキューの最小化及びイネーブル信号の信号遅延増加を抑制するという特性を満たすゲーテッドクロック設計を容易且つ短時間で自動的に行うことができるクロック供給制御方式を提供すること。例文帳に追加

To provide a clock supply control system capable of easily and automatically designing a gated clock, with which the characteristics of minimizing a clock skew and suppressing increase in the signal delay of an enable signal are satisfied, in a short time in gated clock design under the control of a multi- input/multi-stage enable buffer. - 特許庁

ゲーテッドクロックバッファ（ＧＣＢ）の制御回路を設けることにより、機能マクロ試験時の消費電力を削減できる半導体集積回路の設計方法を提供する。例文帳に追加

To provide a method for designing a semiconductor integrated circuit capable of reducing power consumption in a functional macro test by providing a control circuit for a gated clock buffer (GCB). - 特許庁

スキャンテスト中スキャン電力制御回路３００３を用いて特定のスキャン電力制御端子つきゲーテッドクロックセルを止める（動かす）ことでテスト分割なしでスキャンテストを行うことが可能となる。例文帳に追加

During a scan test, a specific gated clock cell equipped with the scan power control terminal is stopped (operated) using the scan power control circuit 3003, thereby performing a scan test without test division. - 特許庁

遅延回路４は、ゲーティング回路２と同じ構成の遅延回路であるレプリカ回路４０と、ゲーテッドＶＣＯ３と同じ構成の遅延回路であるレプリカ回路４１とから構成される。例文帳に追加

The delay circuit 4 is composed of a replica circuit 40 as a delay circuit having the same constitution with the gating circuit 2 and a replica circuit 41 as a delay circuit having the same constitution with the gated VCO 3. - 特許庁

ゲーテッドクロック設計された論理回路についての論理シミュレーション時におけるクロックスキューの発生を抑制する論理シミュレーション用ディレイ情報を生成する生成装置及び生成方法を提供する。例文帳に追加

To suppress the occurrence of clock skew at the time of logic simulation concerning the logic circuit of gated clock design. - 特許庁

ゲーテッドクロック設計された論理回路が仕様通り正しく動作するためには、クロック信号の供給を制御するイネーブル論理に課されるタイミング制約を満たすことが必要である。例文帳に追加

In order to operate a gated clock designed logic circuit correctly as specified, a timing restriction imposed to an enable logic for controlling clock signal supply must be satisfied. - 特許庁

フリップフロップの同期／非同期指定及びゲーテッドクロックのクラスタ結合を変更可能な回路記述ファイルを生成できるプリプロセッサを提供することを目的としている。例文帳に追加

To provide a preprocessor which generates a circuit description file to change the synchronous/asynchronous designation of a flip flop and cluster connection of a gated clock. - 特許庁

心周期などの合成超音波画像のシネループを統合するためのＥＣＧゲーテッド超音波撮像合成システムおよび方法を提供すること。例文帳に追加

To provide an ECG gated ultrasonic imaging synthesis system and method for integrating cine-loops of synthetic ultrasonic image such as a cardiac cycle. - 特許庁

ゲーテッドクロック化により、論理回路の消費電力を低減するともに、スキャンテスト時において、クロックイネーブル信号を出力する制御回路の観測性を向上させる。例文帳に追加

To reduce the power consumption of a logic circuit by making its clock gated, and to improve observability of a control circuit which outputs a clock enable signal in a scan test operation. - 特許庁

入力クロック信号を分岐させるクロックツリー回路がゲーテッドクロック回路を含む場合においても、セルの配置バランスが良いレイアウトを実現できるレイアウト設計方法等を提供する。例文帳に追加

To provide a layout design method capable of realizing a layout with good arrangement balance of cells in a clock tree circuit for branching an input clock signal comprising a gated clock circuit. - 特許庁

ゲーテッドクロック設計を適用した論理回路の設計において、設計処理量増大要因となるクロック遅延補正の必要性を除去し、開発期間の低減を図る。例文帳に追加

To remove the necessity of a clock delay correction to be a design processing amount increment factor and to reduce the developing period, in the design of a logic circuit applying a gated clock design. - 特許庁

この論理回路は、ゲーテッドクロック化された論理回路に加えて、制御回路５３の出力信号であるクロックイネーブル信号ＥＮを観測するための観測用の遅延フリップフロップ６０を備えている。例文帳に追加

The logic circuit includes an observing delay flip flop circuit 60 for observing the clock enable signal EN which is an output signal of the control circuit 53, in addition to a logic circuit whose clock is made gated. - 特許庁

ゲーテッドクロック回路を含む半導体集積回路のレイアウト設計において、ネットリストを変更することなしに、クロックツリー回路の規模を削減し、クロック信号の遅延量を低減する。例文帳に追加

To provide a layout design of a semiconductor integrated circuit containing a gated clock circuit, wherein a scale of a clock tree circuit is curtailed without changing a net list, and a delay amount of a clock signal is reduced. - 特許庁

クロックゲーテッドセル、セレクタ等の回路セルの配置に伴うクロック信号供給経路の配線容量並びに配線抵抗を減少することができる半導体集積回路の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor integrated circuit by which the wiring capacity and wiring resistance of a clock signal supplying route can be reduced when circuit cells such as a clock-gated cell, selector, etc., are arranged. - 特許庁

前段と同様に、フリップフロップ１０７の出力が「1」の場合にのみ、ゲーテッドバッファ１１４がON状態となり、文字列比較器１０４が動作する。例文帳に追加

In the same way as the preceding stage, only when the output of the flip-flop 107 is "1", the gated buffer 114 is turned on and the character string comparator 104 operates. - 特許庁

これによって、人手を介在することなく、フリップフロップの同期／非同期指定及びゲーテッドクロックのクラスタ結合を変更可能な回路記述ファイルを生成できる。例文帳に追加

According to this, a circuit description file to change the synchronous/asynchronous designation of the flip flop and the cluster connection of the gated clock is generated without intervention of manual operation. - 特許庁

ゲーテッドクロック技術および低電力フリップフロップを用いながら、消費電力またはクロック遅延時間を低減した回路設計方法を提供する。例文帳に追加

To provide a circuit design method capable of reducing an electric power consumption or a clock delay time, while using a gated clock technology and a low electric power flip-flop. - 特許庁