| 例文 (9件) |
CLK4を含む例文一覧と使い方
該当件数 : 9件
The frequency of CLK1 and CLK2 is set higher than the frequency of CLK3 and CLK4.例文帳に追加
また、ＣＬＫ１，ＣＬＫ２の周波数をＣＬＫ３，ＣＬＫ４の周波数よりも高くしている。 - 特許庁
A first frequency divider 22 divides the sampling clock signal CLK4 at a frequency division rate M.例文帳に追加
第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。 - 特許庁
The level shift circuit 20 shifts the control level of CLK3 and CLK4 to the output level of the first boost circuit 10.例文帳に追加
レベルシフト回路２０は、ＣＬＫ３，ＣＬＫ４の制御レベルを、第１の昇圧回路１０の出力レベルにシフトさせる。 - 特許庁
The switching control section 15 controls the selector 12C, so that switching is conducted for a period when the clocks CLD2, CLK4 are both at L or H level.例文帳に追加
切替制御部１５は、ＣＬＫ２とＣＬＫ４が共にＬまたはＨである期間に切替が行われるようセレクタ１２Ｃを制御する。 - 特許庁
A VCO (Voltage Controlled Oscillator) 60 generates a sampling clock signal CLK4 which has a frequency corresponding to a control voltage Vcnt2 that is applied.例文帳に追加
ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。 - 特許庁
A clock synchronization unit 100a and a clock synchronization unit 100b output clock CLK2, CLK4 that are highly phase-locked to a slave unit 200.例文帳に追加
クロック同期装置１００ａとクロック同期装置１００ｂは、高精度に位相同期させたクロックＣＬＫ２とＣＬＫ４を従装置２００に出力する。 - 特許庁
The data generation circuit 20 generates N-bit random number data Drnd from count values of a plurality of clock signals CLK1, CLK3 and CLK4, and outputs Drnd as Din to the first stage pseudorandom number generation circuit 30-1.例文帳に追加
データ生成回路２０は、複数のクロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ４のそれぞれのカウント値に基づいてＮビットの乱数データＤｒｎｄを生成し、そのＤｒｎｄを初段の擬似乱数生成回路３０−１に対するＤｉｎとして出力する。 - 特許庁
If it is a white line, an image processing control unit 23 disables generation of read clock CLK3 for reading image data on the line from a line memory and disables generation of operation clock CLK4 used in an image processing unit 27.例文帳に追加
白ラインであれば、画像処理制御部２３はそのラインの画像データをラインメモリから読み出す読出クロックＣＬＫ３及び画像処理部２７で使用される動作クロックＣＬＫ４の生成を停止する。 - 特許庁
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