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active rasの部分一致の例文一覧と使い方
該当件数 : 7件
When a RAS bar is set to 'L' (active), an internal RAS bar of an output end (a) becomes active, and a potential of a word line is raised to 'H'.例文帳に追加
ＲＡＳバーを“Ｌ”（活性）とすると、出力端ａの内部ＲＡＳバーは活性となり、ワード線の電位は上昇し“Ｈ”となる。 - 特許庁
The active ingredient acts so as to inhibit information transmission of RAS (renin-angiotensin system)-aldosterone system.例文帳に追加
この有効成分は、ＲＡＳ−アルドステロン系の情報伝達を阻害すべく作用する。 - 特許庁
To provide a compound that can hinder signaling pathway via Ras, for example, Ras/Raf/Mek/Erk or Ras/PI-3K/Akt or the like or a pharmacologically acceptable salt thereof and a medical composition including these compounds as an active ingredient, cell motility inhibitor, cellular infiltration inhibitor, Erk activation inhibitor, Akt activation inhibitor and cell proliferation inhibitor.例文帳に追加
低濃度でRas/Raf/Mek/ErkやRas/PI-3K/AktなどのRasを介したシグナル伝達経路を阻害することができる化合物又はその薬理学的に許容される塩、及びそれらを有効成分として含有する医薬組成物、細胞運動能阻害剤、細胞浸潤阻害剤、Erk活性化阻害剤、Akt活性化阻害剤、及び細胞増殖阻害剤を提供すること。 - 特許庁
Before timing t1 wherein cs# is brought into an active state when outputting an active command to an SDRAM, output of an effective low address is started, and ras# is brought into an active state (t0).例文帳に追加
ＳＤＲＡＭへアクティブコマンドを出力する際、ｃｓ＃をアクティブ状態にするタイミングｔ１に先立って、有効ローアドレスの出力を開始すると共にｒａｓ＃をアクティブ状態にする（ｔ０）。 - 特許庁
To provide a synchronous semiconductor memory device wherein RAS active operation time (tRAS) is set according to the cycle (tCK) of a clock signal.例文帳に追加
ＲＡＳアクティブ動作時間（ｔＲＡＳ）がクロック信号の周期（ｔＣＫ）に応じて設定される同期型半導体記憶装置を実現する。 - 特許庁
The SDRAM includes a DLL circuit 23 for positioning an inside clock signal CK1 with respect to an outside clock signal CK which is supplied from the outside, and a DLL control circuit 22 for controlling operation of the DLL circuit 23 so as to be stopped in the section where the signal RAS becomes active one or more times and N-1 or less, included in the section where the signal RAS becomes active N times.例文帳に追加
ＳＤＲＡＭは、外部から供給される外部クロック信号ＣＫに対して内部クロック信号ＣＫ１の位相を合わせるＤＬＬ回路２３と、信号ＲＡＳがＮ回アクティブになる区間に含まれる１以上かつＮ−１以下回アクティブになる区間では、ＤＬＬ回路２３の動作を停止するように制御するＤＬＬ制御回路２２と、を含む。 - 特許庁
In the SDRAM, built-in memory arrays are sequentially refreshed by that a signal RAS for time-wise dividing the refresh operation becomes active N times (N is two or larger integer) in one refresh period (shown by a signal REF).例文帳に追加
ＳＤＲＡＭは、リフレッシュを時間的に分割して行うための信号ＲＡＳが一つのリフレッシュ期間（信号ＲＥＦで示される）にＮ（Ｎは２以上の整数）回アクティブになることで内蔵のメモリアレイを順次リフレッシュする。 - 特許庁
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