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基板Ｐ上に、複数の第１ビットからなる第１ビットマップＢＭ１と、第１ビットと異なる大きさの複数の第２ビットからなる第２ビットマップＢＭ２とを設定し、液滴吐出装置を用いて、第１ビットマップＢＭ１に対する吐出動作と、第２ビットマップＢＭ２に対する吐出動作とをそれぞれ独立して行う。 - 特許庁 - The present invention relates to a communication system (1) including a transmitting apparatus (2, 3) for transmitting data and a receiving apparatus (2, 3) for receiving data transmitted from the transmitting apparatus, wherein the transmitting apparatus counts the number of first-level bits or second-level bits in a data portion of transmitting data and determines whether to perform inversion processing in accordance with the counted number.
データを送信する送信装置（２、３）と、前記送信装置から送信されるデータを受信する受信装置（２、３）とを備える通信システム（１）であって、前記送信装置は、送信データのデータ部の第１のレベルのビットまたは第２のレベルのビットの数をカウントし、カウントした数に応じて反転処理を行うか否か判定する。 - 特許庁 - The pseudo gray scale processing circuit 3 includes an output pseudo gray scale data calculation part which generates the output pseudo gray scale data y on the basis of carry data CRY which are the carry bits being the sum of the lower bit data uL which are the lower bits (n-m) of the input gray scale data u and state variable data x, and input gray scale data u.
疑似中間調処理回路３は、入力階調データｕの下位の（ｎ−ｍ）ビットである下位ビットデータｕ^Ｌと状態変数データｘとの和のキャリービットであるキャリーデータＣＲＹと、入力階調データｕとに基づいて、出力疑似階調データｙを生成する出力疑似階調データ算出部とを含む。 - 特許庁 - The antenna verification section 19 decides the phase offset by adding a phase object determined by replacing a phase offset by the past decision with a phase offset determined by the FBI bits to the phase objects used for the past decision when the phase offset of the signal received from the wireless transmission apparatus 5 differs from the phase offset determined by the FBI bits in the past decision of the phase offset.
アンテナ・ベリフィケーション部１９は、過去の位相オフセットの判定において、無線送信装置５から受信した信号の位相オフセットがＦＢＩビットより定まる位相オフセットと異なっていた場合は、過去の判定による位相オフセットをＦＢＩビットより定まる位相オフセットとしたときの位相候補値を加えて判定を行う。 - 特許庁 - The communication control method has a step of determining the number of bits which transmits the downlink shared data channel information based on the information about any one or both of each number of users and the amount of traffic (S21, S23), and a step of generating the signal of downlink shared data channel information to be transmitted with the number of bits thus determined (S29, S31).
開示される通信制御方法は、各ユーザ数およびトラフィック量のいずれか又は双方に関する情報に基づいて、下りリンク共有データチャネル情報を送信するビット数を決定するステップ（Ｓ２１、Ｓ２３）と、決定したビット数で送信すべき下りリンク共有データチャネル情報の信号を生成するステップ（Ｓ２９、Ｓ３１）と、を有する。 - 特許庁 - As a series of equipment 1 to 4 in which medical image data pass through is adjusted so that medical image data may be processed with the smallest number of bits matched, when the number of bits of medical image data outputted from equipment 1 to 4 composing a medical image processing system is different, a lowering of picture quality is restrained as much as possible or efficiency of processing can be ensured.
医用画像処理システムを構成する各機器１〜４で処理される医用画像データのビット数が異なっている場合には、最も低いビット数に合致させて医用画像データを処理するように、医用画像データが通過する一連の機器１〜４を調整するので、画質の低下を抑え、又処理の効率化を図ることができる。 - 特許庁 - In the pinball game machine, top 2 bits of variation time computing data to be used for generation of variation time are configured as reference time specifying data which represent one of a plurality of reference time data, and bottom 6 bits are configured as loop frequency data which represent the frequency (loop frequency) of repetition of weighting for reference time generated based on the reference time data.
変動時間の生成に用いられる変動時間演算用データの上位２ビットは、複数の基準時間データのうちのいずれかを示す基準時間指定データとして構成されていると共に、下位６ビットは、基準時間データにより生成される基準時間分のウェイトを繰り返す回数（ループ回数）を示すループ回数データとして構成されている。 - 特許庁 - In this system for connecting a master IC and the plural slave ICs via a bus, when the number of the slave ICs is few, minimum bits required for discriminating the individual slave ICs are used for address data, and residual bits in bit data originally assigned for the address data are assigned for transferring the data.
バスを介して、マスターＩＣと複数のスレーブＩＣが接続されて成るシステムにおいて、スレーブＩＣの数が少ない場合には、個々のスレーブＩＣを識別するのに必要最小限のビットをアドレスデータ用に使用すると共に、元々アドレスデータ用に割り当てられているビットデータの内の残りのビットをデータ転送用に割り当てることを特徴とする。 - 特許庁 - The conversion circuit 100 respectively separately includes: a reception first arithmetic circuit 310 for executing a butterfly arithmetic operation for a Sig 10 being an input signal whose number of bits is high and a transmission first arithmetic circuit 410 for executing a butterfly arithmetic operation for a Sig 20 being an input signal whose number of bits is small.
変換回路１００は、ビット数の多い入力信号であるＳｉｇ１０に対してバタフライ演算を実行する受信第１演算回路３１０と、Ｓｉｇ１０と比較してビット数の少ない入力信号であるＳｉｇ２０に対してバタフライ演算を実行する送信第１演算回路４１０と、をそれぞれ別の回路として含んでいる。 - 特許庁 - When one redundancy version is selected from a plurality of redundancy versions, an interleaver 110 and a logical bit inverter 120 in a transmitter 100 rearrange transmission bits of a symbol on the basis of the selected redundancy version, and a mapper/modulator 130 modulates the symbol whose transmission bits are rearranged by using a prescribed signal constellation.
送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁 - A phase information signal portion including a respective phase difference between each tributary signal and the compound signal is formed and inserted into the compound signal in the shape of respective coded bits, and the initial frequency of each signal is recovered from the phase information signal portion included in the respective coded bits belonging to the respective signals.
各々の個別信号と複合信号との間のそれぞれの位相差を含む位相情報信号部分が形成され、個別の符号化されたビットの形で複合信号に挿入され、各個別信号の初期周波数が、それぞれの個別信号に属するそれぞれの符号化されたビットに含まれる位相情報信号部分から回復される。 - 特許庁 - In the semiconductor testing device for storing pieces of pattern data of predetermined channel numbers and bits for controlling jumps of patterns at different addresses of a pattern memory, and testing DUTs, the testing device includes a mask control unit which masks the bits for controlling jumps read out from the pattern memory, when only the pieces of pattern data of predetermined channel numbers are used and no pattern jumps are performed.
所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部を設ける。 - 特許庁 - To provide a digital data transmitting and receiving circuit, transmitting two bits of data during one clock period by deforming an LVDS method so as to superimpose two kinds of signals on each other through a pair of transmission lines and capable of transmitting two bits of data during one clock period by deforming a TMDS method so as to superimpose two kinds of signals on each other through a pair of transmission lines.
ＬＶＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができ、ＴＭＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供する。 - 特許庁 - A first information transmission device transmits predetermined first information making values of a plurality of bits the same by each successive bits to a transmission path in serial when establishing communication, and a second information transmission device establishes the communication based on the first information when the first information is received via the transmission path.
第１情報伝送装置は、通信の確立を行う際に、連続する複数ビットずつ当該複数ビットの値を同じとした予め定められた第１情報をシリアルに伝送路に送信し、第２情報伝送装置は、伝送路を介して第１情報が受信された場合に当該第１情報に基づいて通信を確立する。 - 特許庁 - A CRC calculation unit 104 performs error detection encoding to calculate CRC bits to an information bit sequence, a selection/multiplexing unit 105 adds the CRC bits to the information bit sequence to generate a transmission bit sequence, and a convolution encoding unit 106 uses a tail-biting convolution encoding method with constraint length ν to encode the transmission bit sequence.
ＣＲＣ計算部１０４は、誤り検出符号化を行って、情報ビット系列に対するＣＲＣビットを計算し、選択・多重部１０５は、ＣＲＣビットを情報ビット系列に付加して、送信ビット系列を生成し、畳み込み符号化部１０６は、拘束長νのテイルバイティング畳み込み符号化方式を用いて、送信ビット系列を符号化する。 - 特許庁 - Frame conversion portions 11-18 of a transmitter 1 input Dual Link HD-SDI signals, discard parity bits and staff bits of HANC data and pixel data, convert data sequences of the HD-SDI signals by SDI clocks into data sequences by SONET clocks and house the data sequences in an OC-192 frame for transmission to a wide area network 3.
送信装置１のフレーム変換部１１〜１８は、Ｄｕａｌ Ｌｉｎｋ ＨＤ−ＳＤＩ信号を入力し、ＨＡＮＣデータ並びに画素データのパリティビット及びスタッフビットを廃棄し、ＳＤＩクロックによるＨＤ−ＳＤＩ信号のデータ列をＳＯＮＥＴクロックによるデータ列に変換し、ＯＣ−１９２フレームに収容して広域網３へ送信する。 - 特許庁 - A decoder skips over paths containing unknown elements, the number of bits of a tree structure located at the back of individual elements and its content are transmitted, the decoder transmits a unique synchronization sequence after transmission of paths for skipping over the number of bits or containing new elements, and the decoder is restarted for the first time after reaching a tree node belonging to the known schema.
デコーダは未知の要素をもつパスを読み飛ばし、個々の要素の後ろに位置するツリー構造のビット数とその内容とが伝送されて、デコーダはこのビット数だけ飛び越えるかまたは、新たな要素をもつパスの伝送後に一義的な同期シーケンスを伝達して、既知のスキーマに属するツリーノードに到達して初めてデコーダがリスタートされる。 - 特許庁 - That is, by combining the carrier frequencies (FREQ) used when transmitting the respective codes (CODE), the user command data of 24 bits can be transmitted even though communication is the remote control communication of the format capable of transmitting only the data codes of 8 bits normally, and data are extended four times compared to a conventional technology.
つまり、各コード（ＣＯＤＥ）を送信する際に用いられるキャリア周波数（ＦＲＥＱ）を組み合わせることで、通常８ビットのデータコードしか伝送することができないフォーマットのリモコン通信でありながらも、２４ビットのユーザ指令データを伝送することが可能となっており、従来の４倍にデータ拡張を行うことが可能となっている。 - 特許庁 - The encoding part generates the redundant bit stream so that each of bits contained in the redundant bit stream can also be functioned as a parity bit for one of divided information bit streams being bit streams constituted of a plurality of continuous bits in the information bit streams resulting from dividing the information bit stream into two or more.
符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割したビット列であって情報ビット列における連続した複数のビットにより構成されるビット列である分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 - 特許庁 - There are provided a primary group multiframe detection circuit 111 for performing multiframe synchronism detection; a sub-multiframe generation circuit 112 for allocating frame bits of the multiframe to frame synchronizing bits and generating a sub-multiframe at a bit rate lower than that of primary group interfaces; and a staff multiframe generation circuit 115 for multiplexing sub-multiframes to generate a staff multiframe.
マルチフレームの同期検出を行う一次群マルチフレーム検出回路１１１と、マルチフレームのフレームビットをフレーム同期ビットに割り当て、一次群インタフェースより低いビットレートでサブマルチフレームを生成するサブマルチフレーム生成回路１１２と、サブマルチフレームを多重してスタッフマルチフレームを生成するスタッフマルチフレーム生成回路１１５とを備える。 - 特許庁 - An address signal generating circuit 14 which generates write and read address signals A0 to A5 used when an interleaving process is performed by using a memory is equipped with selectors 30a to 30f which switch the output destinations of respective code bits M1 to M6 to respective code bits M1 to M6 generated by an M-sequence code generator 12.
メモリを用いてインタリーブ処理を行う際に用いる書込用及び読出用のアドレス信号Ａ０〜Ａ５を生成するアドレス信号生成回路１４は、Ｍ系列符号発生器１２が生成するＭ系列符号Ｍ（Ｍ１〜Ｍ６）の各符号ビットＭ１〜Ｍ６のそれぞれに、各符号ビットＭ１〜Ｍ６の出力先を切り替えるセレクタ３０ａ〜３０ｆを備える。 - 特許庁 - In a complement mode, an encoder means 202 of a secondary Booth algorithm outputs a selection signal different from that in a normal mode wherein the multiplication A×B is performed, and a selection means 203 selects a partial product representing -A for the three bits b_1, b_0, b_-1 of B and selects a partial product representing 0 for the other bits.
補数モードにおいて、２次Ｂｏｏｔｈアルゴリズムのエンコーダ手段２０２は、乗算Ａ×Ｂを行う通常モードとは異なる選択信号を出力し、選択手段２０３は、Ｂの３つのビットｂ_１、ｂ_０、およびｂ_−１に対しては−Ａを表す部分積を選択し、それ以外のビットに対しては０を表す部分積を選択する。 - 特許庁 - The resist on a glass master disk is exposed by using ≥2 laser beam spots in making the stamper for an optical recording medium, by which the marks and/or bits formed in the segments where the positions equivalent to each other between the adjacent two tracks are the marks with each other or the bits with each other are formed to a continuous shape no having a bounding between the tracks.
光記録媒体のスタンパ作製時に、ガラス原盤上のレジストを２つ以上のレーザー光スポットを使用して露光することにより、隣接する２トラック間で互いに等価の位置がマークどうし又はピットどうしとなる部分では、形成されるマーク及び／又はピットをトラック間の境界が無く連続した形状とする。 - 特許庁 - The data transmission circuit is provided with a difference extraction part for extracting the difference data constituted of changed bits by comparing the present pixel data constituted of a plurality of bits to be displayed on the display device with the immediately preceding pixel data, and a data change-over part for selectively outputting the present pixel data or the difference data recovered by the display device to the display device.
表示デバイスに表示される複数ビットから構成される現画素データと１つ前の画素データを比較して変化ビットから構成される差分データを抽出する差分抽出部と、前記表示デバイスへ前記現画素データ又は前記表示デバイスで復元される前記差分データを選択的に出力するデータ切替え部とを備える。 - 特許庁 - When one redundancy version is selected out of a plurality of redundancy versions, a transmitter 100 rearranges transmission bits of a symbol by an arrangement converter 110 and a logic inverter 120 on the basis of the selected redundancy version, and modulates the symbols having the transmission bits rearranged by a mapper modulator 130 using a prescribed signal constellation.
送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁 - The dither circuit matches the output of optional dither size and the number of bits by controlling an address to a dither data storage means 110 by an 8 bit clock counter 101 and an 8 bit line counter 102 according to the dither size set by the dither size setting means 103, 104 and the number of bits, and selecting necessary piece of bit data among pieces of data stored in the selected address.
ディザサイズ設定手段１０３，１０４で設定されたディザサイズとビット数に応じて、ディザデータ格納手段１１０へのアドレスを８ビットクロックカウンタ１０１と８ビットラインカウンタ１０２により制御し、選択されたアドレスに格納されたデータから必要なビットデータを選択して、任意のディザサイズ及びビット数の出力に対応する。 - 特許庁 - An error correction candidate extraction unit 88 generates an error coefficient representing a degree for a value of each bit to be wrong for bits of a predetermined number based on values of bits of the predetermined number transmitted before the present bit and determined by a comparator 87, the delay profile and a comparative value calculated from the separated waveform by a comparative value calculation unit 85 or 86.
また、誤り訂正候補抽出部８８は、現在のビットよりも前に送信され、比較部８７により決定済みの所定の数のビットの値と、遅延プロファイルと、比較値算出部８５または８６が分離波形から算出した比較値に基づいて、所定の数のビットに対し、各ビットの値が誤っている程度を表す誤り係数を生成する。 - 特許庁 - This transmission system consists of a transmission part 102 having the third signal processing means 103 for performing scramble processing to an optional number of bits in a parallel signal, and a reception part having the fourth signal processing means 112 for performing de-scrambling processing to the bits scramble-processed by the means 103 in the parallel signal.
パラレル信号のうちの任意数のビットに対してスクランブル処理を行う第３の信号処理手段１０３を有する送信部１０２と、パラレル信号のうち第３の信号処理手段１０３でスクランブル処理を行ったビットに対してデスクランブル処理を行う第４の信号処理手段１１２を有する受信部から構成される。 - 特許庁 - The plurality of bits of content information whose reproduction sequence is defined based on the plurality of bits of play list information contained in the same play list set are titles in which reproduction functions needed for the information reproduction system for reproduction thereof are different from one another and logically integrated information units, and similar ones are partially constituted.
同一のプレイリストセットに含まれる複数のプレイリスト情報により再生シーケンスが規定される複数のコンテンツ情報は、それらの再生のために情報再生システムに要求される再生機能が相互に異なり且つ論理的に一まとまりの情報単位であるタイトルであって相互に同一のものを少なくとも部分的に構成可能である。 - 特許庁 - In a servo sector number (SSA) area 402 of a servo sector 102, servo sector number information which consists of bit length (k bits) smaller than that expressing the servo sector number itself is written, the pieces of servo sector number information on continuous m pieces of servo sectors are combined, and each servo sector number is identified by using total of m×k bits information.
サーボ・セクタ１０２のサーボ・セクタ番号（ＳＳＡ）領域４０２に、サーボ・セクタ番号そのものを表現するよりも少ないビット長（ｋビット）からなるサーボ・セクタ番号情報を書き込んでおき、連続するｍ個のサーボ・セクタのサーボ・セクタ番号情報を組み合わせ、合計ｍ×ｋビットの情報を用いて各サーボ・セクタ番号を同定する。 - 特許庁 - A method and a circuit for normalizing a noise source providing an initial bit flow conditions the state of an output bit to the respective states of the bits of the initial flow examined by words of identical lengths and further conditions the state of a current output bit to the state of at least one previous output bit upon occurrence of a word of bits of identical states.
初期ビットフローを提供するノイズ源を正規化する方法及び回路は、出力ビットの状態を、同じ長さのワードにより検査される初期フローのビットの対応する状態に条件づけ、同じ状態のビットのワードが発生すると、現在の出力ビットの状態を少なくとも１先行出力ビットの状態に条件づける。 - 特許庁 - To provide a semiconductor integrated circuit, which is equipped with a metal fuse structure which is restrained from causing failure to it due to the fact that moisture penetrates through molding resin, when the defective bits of memory cells which form an LSI are substituted by redundant bits and a fuse-cutting device which cuts off the fuses of the same.
ＬＳＩを構成するメモリセルの不良ビットを冗長ビットで代替した場合に、モールド樹脂を浸透してきた水分によって金属製ヒューズに起因する動作不良を起さないようにしたヒューズ構造を有する半導体集積回路装置およびそのような半導体集積回路装置のヒューズを切断するヒューズ切断装置を提供する。 - 特許庁 - To provide an apparatus and method for adjusting a desired expression section according to input bit values in a mobile communication system that expresses only a defined partial section of the input bit values in order to make the number of output bits be less than the number of the input bits, and makes bit values included in unexpressed sections correspond to a specific value.
入力ビット数より出力ビット数を小さくするために、入力ビット値のうち、設定された一部区間のみを表現し、表現されない区間に含まれたビット値を特定の値に対応させる移動通信システムにおいて、入力ビット値に従って表現しようとする区間を調節する装置及び方法を提供する。 - 特許庁 - This pixel restoration circuit comprises a means for storing pixels with parity bits added in a pixel component unit, and a means for inspecting the parity bits at the scanning of the pixels, after rendering to convert them to video signal, and substituting, in case of an error detected, a value obtained by filtering a plurality of pixels in the vicinity of the parity error detection point by a parity error pixel.
画素成分単位にパリティービットを付加して画素を画像メモリに記憶する手段と、レンダリング後にこれらを走査してビデオ信号に変換する際、パリティービットを検査し、エラーがある場合にはパリティーエラー検出点近傍の複数の画素をフィルタリングして得られた値をパリティーエラー画素と置き換える手段をもつ画素復元回路。 - 特許庁 - An address decoder communicating with the array receives a plurality of row address bits, and determines which of the N partitions in a requested row must be accessed on the requested row identified by the row address bits, and does not activate the access device within the selected row but not within the partition to be accessed.
アレイと通信するアドレス・デコーダは、複数の行アドレス・ビットを受信し、行アドレス・ビットにより識別された要求行について、要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して、選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする。 - 特許庁 - Correction is made for each of images G1 to Gk shown by A/D converted image data acquired by AE bracket shooting so that brightness of any image other than a first image whose exposure is the lowest coincides with brightness of the first image, and exposure adjustment processing is carried out by performing bit extension from m bits to n bits (n>m).
ＡＥブラケット撮影により取得されたＡ／Ｄ変換後の画像データにより表される画像Ｇ１〜Ｇｋのそれぞれに対して、最も露出が低い第１の画像以外の他の画像の明るさを第１の画像の明るさに合わせるように補正するとともに、ｍビットからｎビット（ｎ＞ｍ）にビット拡張することにより露出調整処理を行う。 - 特許庁 - In a microcomputer system having the CPU, a ferroelectric memory and an I/O unit, the ferroelectric memory is constituted, so that discrimination bits to decide whether a prescribed data string is made to be rewritable by each prescribed data string to data to be written and an area where data rewrite is prohibited is set in the ferroelectric memory by the discrimination bits.
ＣＰＵ、強誘電体メモリ及びＩ／Ｏユニットを有するマイクロコンピュータシステムにおいて、強誘電体メモリは、書き込まれるデータに、所定のデータ列毎にそのデータ列を書き換え可能とするか否かを決定するための判別ビットが付加され、この判別ビットにより強誘電体メモリにデータ書き換えが禁止される領域が設定されるようにした。 - 特許庁 - During the reset time, a voltage having a level corresponding to a digital signal of significant bits, is given to one electrode (first electrode) of the capacitance to charge it, in write time, a voltage having a level corresponding to a digital signal of less significant bits is given to the other electrode (second electrode) of the capacitance to charge it.
そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極（第１電極）に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極（第２電極）に与えることで該容量を充電することを考えた。 - 特許庁 - Position information of bits for which error correction is applied by an error correction circuit after bit interleave decoding is obtained, and when the position information is decided to be that arranged in adjacent bits in the propagation line, it is discriminated that effective error correction is executed for burst errors and transmission of an alarm output for channel switching is blocked.
ビットインターリーブ復号後の誤り訂正回路から誤り訂正を実行したビットの位置情報を得て、その位置情報が伝搬路で隣接するビットに配列されていたものであると判定されるときには、バースト誤りに対して有効な誤り訂正が実行されているものとして、回線切換のための警報出力が送出されないように阻止する。 - 特許庁 - A semiconductor device has at least one memory block each including many memory cells each storing data, and a block state confirmation cell storing information indicating that up to what number of data bits in the memory cell the data is written; and a controller reading the data bits stored in the block state confirmation cell from the memory block.
本発明は、データをそれぞれ保存する多数のメモリセルと、メモリセルにデータの何番目のビットまで記入されているかに関する情報を保存するブロック状態確認セルとをそれぞれ備える少なくとも一つのメモリブロック；ブロック状態確認セルに保存されたビットのみ、メモリブロックからデータを読み取るコントローラを備える半導体装置である。 - 特許庁 - The recording and reproducing device of the decreased decoding errors is made possible by repeating the procedures of forming check bits for error correction and recording the same in combination with the result of decoding in recording reproduction data and calculating reliability simultaneously with the result of decoding and correcting the decoding errors in decoding by using the reliability and check bits.
再生データを記録するに際し、誤り訂正用のチェックビットを生成して、情報データと併せて記録し、復号するに際しては、復号結果と同時に信頼度を算出し、信頼度とチェックビットを用いて復号誤りを訂正するという手順を繰り返すことにより、復号誤りの少ない記録再生装置を可能とした。 - 特許庁 - High compressibility and high quality are secured with a high arithmetic quantity by determining the number of allocation bits allocated to each frequency component according to the spectrum envelope of the frequency spectrum of an object signal and encoding the frequency spectrum quantized corresponding to the number of allocation bits and the spectrum envelope.
本発明は，対象となる信号の周波数スペクトルのスペクトル包絡に応じて各周波数成分に割り当てる割当ビット数を定め，前記割当ビット数に応じて量子化した周波数スペクトルと前記スペクトル包絡を符号化することにより，少ない演算量で高い圧縮率と品質とを確保することを図ったものである。 - 特許庁 - A transmitter 100 rearranges transmission bits of a symbol based upon a selected redundancy version by an arrangement converter 110 and a logic inverter 120 once the one redundancy version is selected out of a plurality of redundancy versions, and modulates the symbols having the transmission bits rearranged by a mapper/modulator 130 using a predetermined signal constellation.
送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁 - A transmitter 100, when a redundancy version is selected from among a plurality of redundancy versions, rearranges transmission bits of a symbol based on the selected redundancy version by an arrangement converter 110 and a logic inverter 120, and modulates the symbol whose transmission bits are rearranged by a mapping unit/modulator 130 employing a predetermined signal constellation.
送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁 - The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.
メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁 - A low-level offset is added to a digital signal outputted from a frame separation part 17 by an adder Q, and respective bits of digital data corresponding to an analog signal about a zero level inputted to a DACd become encoded data wherein the bits are not changed between "1" and "0" all together, whereby addition of digital data changes interfering with the analog signal is prevented.
フレーム分離部１７の出力するデジタル信号に加算器Ｑにより低レベルのオフセットを加え、ＤＡＣｄへ入力されるゼロレベル近辺のアナログ信号に対応するデジタルデータの各ビットが、揃って「１」と「０」との間を変化しない符号化データとなってＤＡＣｄへ入力することによりアナログ信号に干渉するデジタルデータ変化の相加を防ぐ。 - 特許庁 - In a data determination circuit 20 having pipeline A/D conversion circuits 601 and 602, in accordance with a determination result output from pipeline stages 602 (first stage, second stage) of at least two higher bits of the pipeline A/D conversion circuit, the pipeline A/D conversion circuit stops the operation of pipeline stages 602 (third stage, ..., Nth stage) of subsequent lower bits.
パイプライン型Ａ／Ｄ変換回路６０１，６０２を有するデータ判定回路２０であって、前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージ６０２（1st stage, 2nd stage）から出力される判定結果に応じて、それよりも下位ビットのパイプラインステージ６０２（3rd stage, …， Nth stage）の動作を停止する。 - 特許庁 - In the pinball game machine, top 2 bits of variation time computing data used for generation of variation time are configured as reference time representing data which specify one of a plurality of reference time data, and bottom 6 bits are configured as loop frequency data representing the frequency (loop frequency) of repetition of weighting for reference time generated based on the reference time data.
変動時間の生成に用いられる変動時間演算用データの上位２ビットは、複数の基準時間データのうちのいずれかを示す基準時間指定データとして構成されていると共に、下位６ビットは、基準時間データにより生成される基準時間分のウェイトを繰り返す回数（ループ回数）を示すループ回数データとして構成されている。 - 特許庁 - Accordingly, the system displays the advertising information probably useful for the user with priority, then, if a plurality of bits of advertising information are retrieved, the advertising information list easily usable for the user can be provided as compared with the state in which the order for displaying bits of advertising information is determined at random.
従って、広告情報提供装置は、利用者にとって有益であると推測される広告情報を優先して表示するので、検索した広告情報が複数ある場合において、表示する広告情報の順序をランダムに決定する場合に比して、利用者にとって利用し易い広告一覧情報を提供することができる。 - 特許庁 - A DCT section 71 generates a DCT coefficient block, a quantization section 72 generates a quantization DCT coefficient block, a data imbedding section 73 imbeds an audio bit stream to all bits of AC coefficients in a frame area, imbeds an audio bit stream to low-order bits of the AC coefficients at the outside of the frame area and a Huffman coding section 74 applies Huffman coding to an output of the section 73.
ＤＣＴ部７１は、ＤＣＴ係数ブロックを生成し、量子化部７２は、量子化ＤＣＴ係数ブロックを生成し、データ埋込部７３は、額縁領域において、ＡＣ係数の全ビットにオーディオビットストリームを埋め込み、額縁領域外において、ＡＣ係数の下位ビットにオーディオビットストリームを埋め込み、ハフマン符号化部７４は、ハフマン符号化する。 - 特許庁
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