「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 74 75 76 77 78 79 80 81 82 .... 123 124 次へ＞- The OUTTX outputs an idle signal in which a logical level is fixed at a first logical level for the given number of bits or more, as a signal indicating the idling state.
ＯＵＴＴＸはアイドル状態を表す信号として、所与のビット数以上連続して論理レベルが第１の論理レベルに固定されるアイドル信号を出力する。 - 特許庁 - To provide a binary code generator which can generate a binary code while avoiding reduction of a highest operational frequency even when the number of bits in the binary code is increased.
バイナリコードのビット数が増大しても最高動作周波数を低下させることなく、バイナリコードを発生することができるバイナリコード発生装置を提供する。 - 特許庁 - To provide a method for producing grilled dumplings with bits of octopus having creamy and smooth inside and melting palate feeling and sustaining the palate feeling even reheating after freezing.
内部がクリーミーでなめらかであり且つトロッとした食感を有し、冷凍保存後に再加熱しても該食感を維持できるたこ焼きの製造方法を提供すること。 - 特許庁 - A cutter head 3 has a center bit 20, four first to fourth spoke parts 22a to 22d, the first to eighth cutter bits 24-1 to 24-8 of eight in total, and a ring member 26.
カッタヘッド３は、センタビット２０と、４本の第１〜第４スポーク部２２ａ〜２２ｄと、合計８個の第１〜第８カッタビット２４−１〜２４−８と、リング部材２６とを備えている。 - 特許庁 - The three-dimensional cross-point type variable resistance memory array has a current detector 32, connected with a bit line to read memory bits of a memory cell 30 and is configured as a multi-layer memory array.
３次元クロスポイント型可変抵抗メモリアレイは、メモリセル３０の記憶ビットを読み出すビット線と接続する電流検知器３２を備え、多層メモリアレイとして構成される。 - 特許庁 - An error correction processing section 15 reads the received data from the received data storage section 10 and inverts the bits of error occurrence location specified by the error detection processing section 14.
誤り訂正処理部１５は、受信データ記憶部１０から受信データを読み出し、誤り検出処理部１４により特定された誤り発生位置のビットを反転する。 - 特許庁 - Concerning each of the unit data couples, the receiver 20 checks that all the bits are in inverted relation between the bit-inverted unit data and the original unit data.
受信装置２０は、各単位データ対について、ビット反転された単位データと元の単位データとの間ですべてのビットが反転関係にあることをチェックする。 - 特許庁 - The selected width of the receiving recording sheet is set (S2, S4, S6, S8) according to DISs bits 17, 18 of the protocol of the facsimile, and sent out onto the protocol.
選択された受信記録紙幅をファクシミリのプロトコルのＤＩＳｂｉｔ１７，１８に従って設定を行い（Ｓ２，Ｓ４，Ｓ６，Ｓ８）、プロトコル上に送出する。 - 特許庁 - A control inverter 42 receives the respective bits of data input from an external part at timing being the same as that of the output buffer 110, whose output is connected to the second node C.
制御用インバータ４２は、出力バッファ１１０と同じタイミングで外部から入力されたデータの各ビットを受け、出力が第２のノードＣに接続される。 - 特許庁 - As a result, the number of bits is expanded by gamma correction, the number of gradations is increased, the fine gradation expression at low luminance level is enabled, and the feeling of lack in definition can be reduced.
その結果、ガンマ補正によりビット数が拡張され、階調数が増え、低輝度レベルでの細かい階調表現が可能になり、精細さの不足感を軽減できる。 - 特許庁 - Moreover, this device is provided with an arithmetic unit 3 for calculating the rotator by calculating the basic rotator data according to the fourth address of upper n bits of the bit string y.
更に、ビット列ｙの上位ｎビットの第４のアドレスに応じて基本回転子データを演算して回転子を算出する演算装置３が設けられている。 - 特許庁 - In a record carrier provided with successive subcode frames each of which has a copy bit with main information, the logic values of copy bits of the successive subcode frames interchanges alternately.
主情報と共に各々が複写ビットを有する一連のサブコードフレームを備える記録担体において、連続するサブコードフレームの複写ビットの論理値が交互に入れ替わる。 - 特許庁 - To provide a receiving apparatus performing a soft decision decoding of a reception signal even without assuming a communication path and even without using an AD converter that outputs a plurality of bits.
通信路を仮定しなくても、かつ、複数ビットを出力するＡＤコンバータを用いなくても、受信信号を軟判定復号することができる受信装置を提供する。 - 特許庁 - An arithmetic circuit 59 calculates the random numbers outputted from respective random number generation circuits 51, 52, 53 to obtain a random number RA of N bits as an output from a random number generation part 50.
演算回路５９で、乱数発生回路５１，５２，５３‥‥の出力の乱数を演算して、乱数発生部５０の出力として、Ｎビットの乱数ＲＡを得る。 - 特許庁 - To provide a magnetic recording medium for achieving a high recording density by realizing both a high S/N ratio and the good thermal stability of written bits, and a magnetic storage device.
高Ｓ／Ｎ比と書き込まれたビットの優れた熱安定性を両立し高記録密度化を図る磁気記録媒体および磁気記憶装置を提供することである。 - 特許庁 - To provide a receiving device in a MIMO (Multi Input Multi Output) communication system, which reduces the number of bits of a received signal (digital data) normalized by a noise estimated value.
ＭＩＭＯ方式通信システムにおける受信装置において、ノイズ推定値により正規化された受信信号（デジタルデータ）のビット数を低減する受信装置を提供する。 - 特許庁 - A watermark system discriminates three separate bits, or a logic 0 bit, a logic 1 bit, and a marker bit which defines a message block border by using two separate bit patterns.
透かし入りシステムは2つの別個のビットパターンを用いて論理0ビット、論理1ビット、およびメッセージブロック境界を定めるマーカービットの3つの別個のビットを識別する。 - 特許庁 - To perform high precision control over a wide range from low speed to high speed when speed control of a motor is performed with a microcomputer having a small number of bits.
ビット数の少ないマイコンでモータの速度制御を実施するにあたり、低速から高速まで広い範囲で精度の良い制御を可能にすること目的とする。 - 特許庁 - To reduce memory capacity and the number of operation bits required during performing frame synchronization processing in a radio communication system for performing time division duplex operation OFDM modulation communication.
時分割複信ＯＦＤＭ変調通信を行う無線通信システムにおいて、フレーム同期処理を行う際に必要なメモリ容量と演算ビット数の削減を図る。 - 特許庁 - Namely, only when the data stored in the bank 19 do not coincide with the upper four bits of the input voice data, a clock is inputted to the bank 19.
すなわち、上位レジスタバンク１９の保持データと入力音声データの上位４ビットが一致しない場合のみ、上位レジスタバンク１９にクロックが入力される。 - 特許庁 - Brightness of an LED controlled by such a current waveform can attain control accuracy of (n+m) bits, that is, gradation accuracy of n+m bit gradation.
このような電流波形により制御されるＬＥＤの輝度は、(ｎ＋ｍ)ビットの制御精度、すなわち、ｎ＋ｍｂｉｔの階調の階調精度を得ることができる。 - 特許庁 - An analysis server 104 secures a storage area of the same size as DUT in a local memory in parallel, and normal bits are predictively written (step S303) to all the addresses.
解析サーバ１０４は、並行してローカルメモリ上でＤＵＴと同じサイズの記憶領域を確保し、そのアドレス全てに正常ビットを予測的に書き込む（ステップＳ３０３）。 - 特許庁 - A local motion vector detector 66 obtains a local motion vector LMV by macroblock units at the number of bits adjusted by the bit number adjuster 62 in each global region.
局所動きベクトル検出部６６は、各グローバル領域において、ビット数調整部６２により調整されたビット数でマクロブロック単位のローカル動きベクトルＬＭＶを求める。 - 特許庁 - A synchronous pattern arithmetic means 5 assumes the heads of fixed-length short cells in the arrival order of the byte data and performs synchronous pattern operation using the most significant bits of the byte data.
同期パターン演算手段５は、バイトデータの到着順に固定長ショートセルの先頭と仮定し、該バイトデータの最上位ビットを用いた同期パターン演算を行う。 - 特許庁 - Then, the color signal to be the maximum among the respective color signals after color correction is selected, and a signal level to be saturated when the selected color signals are turned to N bits is detected.
そして、その色補正後の各色信号の中で最大となる色信号を選出し、選出した色信号をＮビットにすると、飽和する信号レベルを検出する。 - 特許庁 - The recording method and device record the generated channel data having the limited amount of bits on a limited area according to the above two dimensional layout.
記録方法およびその装置は、そのように生成された有限ビット数のチャネルデータを、前記２次元的な配置に従って記憶媒体の有限領域に記録する。 - 特許庁 - N higher switches SWH are disposed in parallel with the respective higher resistances RH and are controlled on/off in accordance with the corresponding bits.
Ｎ個の上側スイッチＳＷＨは、それぞれが対応する上側抵抗ＲＨと並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される。 - 特許庁 - In each of sub-fields SF1-SF4, corresponding bits among the gradation data of each pixel is read, and ON/OFF of the pixel is set within a write period Tr.
各サブフィールドＳＦ１〜ＳＦ４においては、各画素の階調データのうち対応するビットが読み出され、書込み期間Ｔｒ内に画素のオン／オフが設定される。 - 特許庁 - The diversity apparatus determines the transmission power value on the basis of RPC bits for instructing a transmission output and compares the transmission power value with the threshold to select a transmission antenna.
送信出力を指示するＲＰＣビットに基づいて送信電力値を定めて、この送信電力値と閾値とを比較することによって、送信アンテナを選択する。 - 特許庁 - The bits are directly read from the first interleaver buffer 82 and written to the physical channel buffer 84 by using the decided address of the physical channel buffer 84.
これらのビットは、直接、第１インタリーババッファ８２から読み込まれ、決定された物理チャネルバッファ８４のアドレスを使用して物理チャネルバッファ８４に書き込まれる。 - 特許庁 - In this semiconductor memory, K addresses from the first to Kth (K: integer of 2 or more) in which one part of bits are common are inputted.
本願発明の半導体記憶装置に対しては、一部ビットが共通する第１番目から第Ｋ番目（Ｋ：２以上の整数）のＫ個のアドレスが入力される。 - 特許庁 - The partial-product data generating part receives the multiplicand data and outputs the plural bits of partial-product data in response to 1 bit data among the multiplier data and the plurality of operators.
部分積データ発生部は、被乗数データを受信し、乗数データのうち１ビットデータと複数個の演算子に応答して複数ビットの部分積データとを出力する。 - 特許庁 - On the basis of the image data of one pixel, a converting part 604 converts a corresponding density of one pixel to digital data of a plurality of bits and stores in the shift register (606).
この１画素分の画像データに基づいて、変換部６０４が、対応する１画素の濃度を複数ビットのデジタルデータに変換し、シフトレジスタ（６０６）に格納する。 - 特許庁 - In this case, a timing is taken for accurately starting writing from the tail end of data previously written in the optical disk by counting the PLL of channel bits or frame synchronous signals.
そのとき、チャンネルビットのＰＬＬを、又はフレームシンク信号をカウントして光ディスクに対して前回書き込まれたデータの終端から正確に書き始めるタイミングを取るとよい。 - 特許庁 - The three bits of storage are arranged to support three stable states which can be read from the CAM cell without requiring a charge restoration operation.
前記３ビットの記憶を、充電回復動作を必要とすることなしに前記ＣＡＭセルから読み出すことができる３つの安定状態をサポートするように配置する。 - 特許庁 - A load distribution ratio setting table T1 includes the load distribution group and a load distribution ratio including particular bits corresponding to a border value between output paths and representative of a bit matrix.
負荷分散比設定テーブルＴ１は、負荷分散グループと、出力方路間の境界値に対応する特定ビットを含みビット配列で表された負荷分散比とを含む。 - 特許庁 - When the word line is simultaneously selected in the two memory sub arrays, the number of internal data transfer bits can be increased by simultaneously selecting a row.
２つのメモリサブアレイにおいてワード線を同時に選択した状態において、同時に列選択を行なうことにより、内部データ転送ビット数を増加させることができる。 - 特許庁 - Each of the memory modules of the first to P-th memory module groups is connected to one system data bus having a data bus width of M/N bits.
第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。 - 特許庁 - A data selection control circuit 3 and a selector circuit 4 are used for making it possible to write data of a smaller unit than the number of unit bits for error correction.
データ選択制御回路３、およびセレクター回路４は、上記誤り訂正の単位ビット数より小さい単位のデータ書き込みを可能にするために用いられる。 - 特許庁 - Concretely an absolute time is expressed by performing the BCD expression of the digits of '100 minutes' by means of lower 4 bits included in an 8-bit zero data area ZERO.
具体的には、８ビットのゼロデータ領域ＺＥＲＯの内、下位の４ビットを用いて「１００分」の桁をＢＣＤ表現するようにする等の絶対時間表現を行う。 - 特許庁 - The CC message encoder 12a assigns bits not in use in a CC message Ma to a channel switching signal K to request channel changeover to a channel changeover circuit 3b.
ＣＣメッセージエンコーダ１２ａは、ＣＣメッセージＭａの未使用ビットを、回線切換回路３ｂに対して回線切り換えを要求する回線切換信号Ｋに割り当てる。 - 特許庁 - When a bit frame contains bits presenting the mode of the multi-mode vocoder 1, the multi-mode vocoder 7 on the receiving side decides quality by checking the CRC coating formula.
ビットフレームが送信側のマルチモードボコーダのモードを示すビットを含む場合は、受信側のマルチモードボコーダは、ＣＲＣコーティングフォーミュラに対してチェックし良否を決める。 - 特許庁 - The bus widths of internal buses 147 and 148, the data input/output width of the circuit 145 and the buffer widths of circuits 1441-1444 are all set at 64 bits.
ここで、内部バス１４７，１４８のバス幅、メモリＩ／Ｆ回路１４５のデータ入出力のデータ幅、並びにＦＩＦＯ回路１４４_1 〜１４４_4 のバッファ幅は共に６４ビットである。 - 特許庁 - This system embeds in a parent trie table (1) path compression patterns having common prefix bits of a data packet and (2) skip counts indicating the length of the path compression patterns.
本システムは、親トライテーブル内に、（１）データパケットの共通のプレフィックスビットを有するパス圧縮パターン、及び（２）パス圧縮パターンの長さを表わすスキップカウントを埋込む。 - 特許庁 - The system to control the semiconductor memory is required to surely specify predetermined bits and the command to set up the mode register to generate soft reset signals.
本発明では、ソフトリセット信号を生成するために、半導体メモリを制御するシステムは、モードレジスタの設定コマンドとともに所定のビットを必ず指定する必要がある。 - 特許庁 - Thus, information bits can be reduced effectively, and motion compensation encode of MPEG and others and the picture quality improvement of the decode image can be realized.
したがって、効果的に情報ビットを削減することができ、ＭＰＥＧならびにその他の動き補償エンコードおよびデコード画像のピクチャ品質向上を図ることができる。 - 特許庁 - The puncture processing section 90 applies puncture patterns for which the number of puncture bits are different from each other, to partial processing units and other partial processing units among a plurality of processing units.
パンクチャ処理部９０は、複数の処理単位のうち、一部の処理単位と別の一部の処理単位に対して、互いに異なったパンクチャビット数のパンクチャパターンを適用する。 - 特許庁 - To provide an audio codec for audio and video conferencing which compress high-fidelity audio input so that a resulting signal for transmission retains the best quality but requires the least number of bits.
音声会議用のオーディオコーデックは、得られる送信用信号が最良品質を保ちながらも、最小ビット数となるように、高忠実度のオーディオ入力を圧縮する。 - 特許庁 - The directional coupler has a first waveguide which receives the plurality of optical bits in the first wavelength and a second waveguide which receives the continuous wave signal of the second wave.
この方向性カプラは、第１波長の複数の光学ビットを受領する第１導波路と第２波長の連続波信号を受領する第２導波路とを有する。 - 特許庁 - The first element then receives a second bit of the plurality of bits from the data source substantially while the first bit is being stored into the first element.
次いで、上記第１のエレメントは、第１のビットが第１のエレメントの中へ格納されているのとほぼ同じ間、複数のビットからなる第２のビットをデータソースから受け取る。 - 特許庁
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