「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 70 71 72 73 74 75 76 77 78 .... 123 124 次へ＞- To obtain a wireless communication system capable of simultaneously transmitting, to a plurality of terminals, a control channel with many aggregations, namely, control information including a number of redundant bits.
複数の端末に対してアグリゲーション数が多い制御チャネル、すなわち、冗長ビットを多く含んだ制御情報を同時に送信可能な無線通信システムを得ること。 - 特許庁 - To provide an effective technique for rationally clamping and holding various kinds of tool bits that can be selectively replaced with each other and attached to the driving shaft, in a power tool.
作業工具において、駆動軸に選択的に付け替えられる複数種類の先端工具の挟着固定を合理的に行う上で有効な技術を提供する。 - 特許庁 - A network ID comparison unit 40 obtains the number of different bits between the network ID detected from a TS and a plurality of known network IDs for each known network ID.
ネットワークＩＤ比較部４０は、ＴＳから検出されたネットワークＩＤと複数の既知のネットワークＩＤとの間の異なるビット数を、既知のネットワークＩＤ毎に求める。 - 特許庁 - A long secret key of bits is generated from a digitized version of the CIR estimate, and a perfectly secret encryption key is derived by privacy amplification from the key.
ビット長の長い秘密鍵が、ＣＩＲ推定のデジタル化されたバージョンから生成され、この秘密鍵から、プライバシ増幅によって、完全に秘密の暗号化鍵が導出される。 - 特許庁 - The optical transmission system recognizes the lane ID included in the received data, and detects and compensates the logic inversion of bits and lane swaps in the received data based on the recognition results.
そして、受信データに含まれるレーンＩＤを識別し、該識別結果に基づいて、受信データに発生したビットの反転およびレーンの入れ替わりを検出して補償する。 - 特許庁 - The counter region C has a main counter region CM of N bits and an erasure counter region CC storing the number of times of batch erasure of the main counter region C.
カウンタ領域Ｃは、Ｎビットのメインカウンタ領域ＣＭと、このメインカウンタ領域ＣＭの一括消去回数を記憶する消去カウンタ領域ＣＣとを有している。 - 特許庁 - To provide a solid-state imaging apparatus of a column AD conversion type, which easily meets an increase in the number of bits without using a high-speed DAC and also develops advantageously in terms of power consumption.
カラムＡＤ変換方式の固体撮像装置において、高速ＤＡＣを用いずに、ビット数増加に簡単に対応し、消費電力面も有利に展開する。 - 特許庁 - To bring gradation display ability close to that of a CRT especially at low brightness by varying the number of bits for internal processing according to image patterns without varying the number of sub-frames.
サブフレーム数を変えることなく、絵柄に応じて内部処理ビット数を変えることにより、特に、低輝度での階調表現能力をＣＲＴに近づけること。 - 特許庁 - To provide an accurate reference voltage generation circuit allowed to be used also for an A/D converter with the large number of bits and capable of reducing a change in output voltage due to a temperature change.
高ビット数のＡ／Ｄコンバータにも利用可能な、温度変化による出力電圧の変化の少ない精密な基準電圧発生回路を提供する。 - 特許庁 - To solve a problem wherein data are required to be shifted one by one in the inside of a CPU in access of shifted bits and wherein a great load is applied onto the CPU.
ビットをずらしてアクセスするとＣＰＵ内部で一々データをずらさねばならずＣＰＵの負荷が多大になっていたことを解決することを目的とする。 - 特許庁 - The charcoal tea is obtained through the following process: cutting tea leaves; eliminating foreign bits from the cut tea leaves; and drying the tea leaves followed by firing the dried tea leaves to form the tea leaves into a charcoal state.
茶葉を切断し、該茶葉から異物を除去し、該茶葉を乾燥させた後、該茶葉を焙煎することにより該茶葉を炭状にしてなることを特徴とする炭茶。 - 特許庁 - Further, additional information 220 to be added to the specific information data is obtained and margin bits to be inserted between information bit patterns are set according to the additional information 220.
また、所定の情報データに付加する付加情報２２０を取得し、情報ビットパターンの間に挿入するマージンビットを付加情報２２０に基づいて設定する。 - 特許庁 - To provide an error detecting/correcting method to encode plural pieces of fault information generated in data without increasing the number of bits, a computer system and its main storage controller.
データに発生した複数の障害情報をビット数を増やさずに符号化する誤り検出・訂正方法、計算機システムとその主記憶制御装置を提供する。 - 特許庁 - To widen and excavate a horizontal or gently sloped pilot hole 100 by using a widening excavator 10 having a plurality of excavation bits 14 arranged in parallel to a widening excavation section and driven by a liquid- operated hammer 12.
液圧ハンマ１２駆動掘削ビット１４を複数個拡掘断面に並列に配設した拡掘機１０を用い、水平又は緩傾斜のパイロットホール１００を拡掘する。 - 特許庁 - To provide a decoder capable of obtaining a decoding result, which synchronizing a received bit series with the values of branches, without using threshold or adding synchronizing bits.
閾値を用いずかつ同期のためのビットを付加することなく、受信ビット系列とブランチの値を同期させた復号結果を得ることができる復号装置を提供する。 - 特許庁 - To provide a memory test device having an address generation circuit, the device generating addresses to meet a burst mode test in which consecutive addresses are not limited to lower bits.
連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応したアドレスの生成が行えるアドレス発生回路を備えたメモリテスト装置を提供する。 - 特許庁 - The primary data stream is in LPCM 96/24 (96KHz sampling rate and 24 bit sample size) format, The secondary data stream is comprised of additional bits required for support of the LPCM 192/24 format.
一次データ流はＬＰＣＭ９６／２４（９６ＫＨｚサンプリングレートと２４ビットサンプルサイズ）フォーマットであり、二次ビット流はＬＰＣＭ１９２／２４フォーマットのサポートで必要とされる付加的なビットからなる。 - 特許庁 - This output control information consists of two bits and is extracted from a reproduced signal by an output control circuit 9 to control a D.I/F circuit 7 and a switch circuit 11.
このアウトプットコントロール情報は、２ビットからなり、出力制御回路９により再生信号から抽出されて、Ｄ.Ｉ／Ｆ回路７とスイッチ回路１１を制御する。 - 特許庁 - A semiconductor memory comprises a plurality of memory blocks having a plurality of memory areas which hold, for each bit, a plurality of bits of write data and the parity data of the write data.
半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。 - 特許庁 - A memory cell driving circuit repeats a data verify write operation in units of memory cells corresponding to N bits until all the cells pass verification.
メモリセルの駆動回路は、Ｎビットに対応するメモリセルを一つの書き込みセル単位としてデータのベリファイ書き込み動作のサイクルを、全セルが検証パスとなるまで繰り返す。 - 特許庁 - In this device, common lines of this column direction are separated for each cell column so that the number of bits of data unit exchanged between memory devices can be set arbitrarily.
本発明では、この列方向の共通線が、メモリ装置間でやり取りするデータ単位のビット数を任意に設定できるようにセル列ごとに分離されている。 - 特許庁 - A parallel/serial converter 14 reads only bits from which a deletion bit designated by a deletion pattern is removed among latched data by the latch circuit 13, makes them serial and transmits them.
パラレル／シリアル変換器１４は、ラッチ回路１３のラッチしたデータのうち、消去パターンで指定された消去ビットを除いたビットだけを読み出してシリアル化し送出する。 - 特許庁 - Video data for the unit of predetermined bits are applied to transmission from a source side device to a sync side device while using an individual transport line for each color data synchronously with a pixel clock.
所定ビット単位の映像データを、画素クロックに同期して、色データ毎に個別の伝送ラインを使用して、ソース側装置からシンク側装置に伝送するものに適用する。 - 特許庁 - Further, when receiving only the signal T2, the RS input phase control circuit 150 outputs padding and starts reading/output of the data and the parity bits when receiving the signal T1 thereafter.
また、信号Ｔ２のみを受信したときはパディングを出力し、その後信号Ｔ１が受信されたときにデータおよびパリティの読み出し・出力を開始する。 - 特許庁 - An arithmetic part 4 corrects the corrected output value H by using the correction coefficient (k) and shifts the bits of the correction result by the bit shift quantity F to find an output value Y.
演算部４は、補正係数ｋを用いて修正出力値Ｈを補正すると共に、その補正結果をビットシフト量Ｆ分ビットシフトして出力値Ｙを求める。 - 特許庁 - A mapper 160 receives an input image 64 of N-bits per unit image pixel, and converts the input image to output image of (n) bit (N>n) per unit pixel.
マッパー１６０は、単位画像ピクセル当たりＮビットである入力画像６４を受けて、この入力画像を単位ピクセル当たりｎビット（Ｎ＞ｎ）の出力画像に変換する。 - 特許庁 - In the image component coding format of this invention, bit fields within the format is assigned so as to code any one of the α resolution and the high color resolution of plural bits.
本発明の画像成分符号化形式は、形式内のビットフィールドを、複数ビットのα解像度または高い色解像度のいずれかを符号化するために割り当てる。 - 特許庁 - With regard to values of U and values of Y corresponding to pixels in said frames, U and V processing parts 33 and 35 sequentially create processing values of U and Y by discarding low-order 3 bits.
Ｕ、Ｖ処理部３３，３５は、その各フレーム中の各画素に対応するＵの値及びＶの値について、下位３ビットを切り捨ててＵ、Ｖの処理値を順次作成する。 - 特許庁 - In the class specification region 3, the elements (components) of the respective digits are laid out so that the presence/absence thereof corresponds as information bits 31, 32, 33, 34 for identification.
種別特定領域３では、各桁での素子（部品）の有無が識別用の情報ビット３１，３２，３３，３４として対応付けられるようにレイアウトされている。 - 特許庁 - At the time of this addition, a carry information output circuit 16 outputs the presence/absence of carry generation in predetermined prescribed saturation setting bits to a saturation processing discriminating circuit 17.
キャリー情報出力回路１６は、この加算時、予め決められた所定の飽和設定ビットでのキャリー発生の有無を飽和処理判定回路１７に出力する。 - 特許庁 - To selectively use a temporary address with different upper 64 bits as a transmission source IPv6 address in a situation in which two network prefixes or more can be obtained.
２つ以上のネットワークプレフィックスを得られる状況において、選択的に上６４ビットが異なるテンポラリアドレスを送信元ＩＰｖ６アドレスとして使用すること。 - 特許庁 - This memory is provided with a matrix of cells (2) arranged in rows (3) and columns (4) and designed for storing respectively information bits on a semiconductor substrate (1).
このメモリは、行（３）および列（４）に配列され、それぞれが情報ビットを記憶するように設計されたセル（２）のマトリックスを半導体基板（１）上に備えている。 - 特許庁 - To provide an image processing apparatus capable of improving image quality by reducing an error caused by the deletion processing of Trim Bits at a coding section.
符号化部におけるＴｒｉｍ Ｂｉｔｓの削除処理に起因する誤差を低減することにより、画質の向上を図ることが可能な、画像処理装置を得る。 - 特許庁 - To provide the technique for detecting the abnormality of an absolute encoder and a signal line extending from the absolute encoder without the need of a special operational circuit of adding bits or the like.
ビットを付加する等の特別な演算回路を必要とすることなく、アブソリュートエンコーダやアブソリュートエンコーダから延びる信号線の異常を検出する技術を提供する。 - 特許庁 - To provide a digital sound transmission system and its transmitter and receiver capable of realizing a high signal to noise(SN) ratio without increasing the number of resolution bits.
分解能ビット数を増やすことなく高い信号対雑音比を実現することが可能なデジタル音声伝送方式及びそのための送信機、受信機を提供すること。 - 特許庁 - An address conversion circuit (exclusive OR circuit) 13 in the semiconductor storage device converts bits of all or a part of addresses An input from an external part by the pseudo random number Ra.
アドレス変換回路（排他的論理和回路）１３は、外部から入力されるアドレスＡｎの全部または一部のビットを前記擬似乱数Ｒａにより変換する。 - 特許庁 - To provide a tunnel excavator and a replacement method of its cutter bit capable of keeping a space occupied in the excavator by a change chamber for replacing the cutter bits to the minimum.
カッタビットを交換させる交換室が機内で占有する空間を最小限に抑えることが可能なトンネル掘削機及びそのカッタビットの交換方法を提供する。 - 特許庁 - To provide a golf club head that is lightweight, has sufficient strength and an enough moment of inertia, bits a ball with least break and therefore loses only slightly a carry.
軽量で、かつ、十分な強度と慣性モーメントを有し、打球の曲がりがきわめて小さく、これによる飛距離の損失の小さいゴルフクラブヘッドを提供する。 - 特許庁 - However, when the grouping is not performed appropriately, a partial spectrum uses many bits superfluously to be encoded and saving of the subinformration bit is canceled by it.
しかし、グループ化が適切に行われなければ、一部のスペクトルが不必要に多くのビットを使用して符号化され、それによって副情報ビットの節約を帳消しにする。 - 特許庁 - To provide a device for performing high-speed control with a D/A converter having a small number of bits in a semiconductor laser power controller used for an optical disk recorder/player.
光ディスク記録再生装置に使用する半導体レーザパワー制御装置において、少いビット数のＤ／Ａ変換器で、高速制御を行う装置を提供する。 - 特許庁 - A low selecting circuit 12 selects the low to be outputted to the i-bit low enlarging circuit corresponding to the lowest-order bit among the bits detected to be zero.
ｌｏｗ選択回路１２は、０と検出されたビットの中で最下位のビットに対応するｉビットｌｏｗ拡大回路から出力されるｌｏｗを選択する。 - 特許庁 - To use the general-purpose transmission line of fixed rate by absorbing the fluctuation of packet size and fixing the amount of bits to be sent to a transmission line within a prescribed range.
パケットサイズの変動を吸収して伝送路への送出ビット量を所定範囲内で一定化し、これにより固定レートの汎用伝送路を使用できるようにする。 - 特許庁 - In this case, each sub-frame group is allotted so that the appearing order of plural sub-frames, equivalent to the bits included in the first bit group and the second bit group, is almost the same.
このとき、各サブフレーム群で、第１ビット群および第２ビット群に属するビットに相当する複数のサブフレームとの出現順序が概ね同じになるように配置する。 - 特許庁 - The physical channel buffer addresses (84) are determined corresponding to addresses of the bits after rate matching (88), bit scrambling (90), second interleaving (92) and physical channel mapping (94).
物理チャネルバッファのアドレス（８４）は、レートマッチング（８８）、ビットスクランブリング（９０）、第２インタリービング（９２）および物理チャネルマッピング（９４）の後のビットのアドレスに対応して決定される。 - 特許庁 - A voltage arithmetic circuit 1312 computes the applied voltages and application times computed with the respective bits and puts them together into a single V1 (MV1) voltage and single V2 (MV2) voltage.
電圧演算回路１３１２は各ビットで算出された印加電圧と印加時間を演算し、１つのＶ１（ＭＶ１）電圧およびＶ２（ＭＶ２）電圧に集約する。 - 特許庁 - To provide a nonvolatile semiconductor memory device capable of stably performing the write-in of a plurality of bits, and reducing power consumption during read-out.
複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることのできる不揮発性半導体記憶装置を提供する。 - 特許庁 - After a counter 120 counts an amount that is equal to the number of stored bits of the entire downstream scan latches in the scan chain, in this method and structure, fuse information is loaded to a shift register.
カウンタ１２０が、スキャンチェーンにおける全ての下流スキャンラッチの格納ビット数と等しい量をカウントした後、本発明は、ヒューズ情報をシフトレジスタにロードする。 - 特許庁 - In that case, access to the access point is performed while successively changing an address part of low-order 8 bits in the IP address of the AP, thereby searching the IP address of the access point.
その際、ＡＰのＩＰアドレスの下位８ビットのアドレス部を順次変更してアクセスポイントに対するアクセスを行うことにより、アクセスポイントのＩＰアドレスを検索する。 - 特許庁 - Then, in the case of judging that the collision has occurred, the UD 1002 to the UD 1004 transmitting a prescribed value when the collision occurred stop the transmission of the next and succeeding bits.
そして、コリジョンが発生したと判定した場合、そのコリジョン発生時に所定の値を送信したUD１００２乃至UD１００４は、次以降のビットの送信を中止する。 - 特許庁 - A reference voltage generator 3b generates a reference voltage VREF using a ladder resistance unit 3a based upon the offset adjustment signal S4 and bits b0 to bi (i=0 to 9).
基準電圧生成部３ｂはオフセット調整信号Ｓ４及びビットｂ０〜ｂｉ（ｉ＝０〜９）に基づきラダー抵抗部３ａを用いて基準電圧ＶＲＥＦを生成する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
