「bits」を含む例文一覧(6183)

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  • In a liquid crystal display device displaying a picture by using the digital video signal of n (n is the natural number and n≥2) bits, the device has a storage circuit storing the digital video signal of n bits and a D/A converter circuit of the signal in a pixel and the device can stores the digital video signal equivalent to one frame in the pixels.
    ｎビット（ｎは自然数、ｎ≧２）のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、画素内にはｎビットのデジタル映像信号を記憶する記憶回路とＤ／Ａ変換回路とを有し、ｎビットの映像信号を１フレーム分、画素内で記憶することが出来る。 - 特許庁
  • In the case that the number of DCT blocks where the number of encoded bits is 0 in a rectangular small area (macro block) is greater than a predetermined threshold TH (Yes in step S27), a number of DCT blocks whose number of encoded bits is zero shares a majority or minimizing prediction error power is selected as an encoding mode.
    矩形小領域（マクロブロック）内で符号化ビット数が０となるＤＣＴブロックの個数が予め定められた閾値ＴＨより大きい場合には（ステップＳ２７が肯定）、該符号化ビット数が０となるＤＣＴブロックの個数が多いもの、または予測誤差電力が最小となるものを符号化モードとして決定する。 - 特許庁
  • To solve a problem of enlargement of scale of a multiplier because of necessary multiplication of N×M bits, and the need of many circuit elements and its large mounting area when amplitude adjustment of a digital signal outputted from an A/D converter with resolution of N bits in a ΔΣ modulation method is carried out with an amplitude adjustment value of M digits.
    Ｎビットの分解能を有するΔΣ変調方式のＡ/Ｄ変換器から出力されるデジタル信号をＭ桁の振幅調整値で振幅調整する場合、Ｎ×Ｍビットの乗算を行う必要があるため、乗算器の規模が大きくなり、多くの回路素子および広い実装面積を必要とする。 - 特許庁
  • A main CPU calculates a filter coefficient again in accordance with an adjustment value when the degree of sharpness is adjusted, and the main CPU obtains a maximum number of bits from the calculated filter coefficient value and sets the filter coefficient obtained by shifting bits in accordance with a register size (bit width), to a filter coefficient register to perform filtering processing.
    メインＣＰＵは、シャープネスの強さが調整された際、調整値に応じてフィルタ係数を計算し直し、さらに、計算されたフィルタ係数値から最大で何ビットかを求め、フィルタ係数のレジスタサイズ（ビット幅）に併せてビットシフトしたものをフィルタ係数レジスタに設定してフィルタリング処理を行う。 - 特許庁
  • Magnetic recording information (Ia) including ROM information (Ib) recorded in a magnetic disk 10 by physical arrangement of recording bits, and content information (Io) and authentication information (Ik) recorded by magnetizing the recording bits is read by a head 19 and DC-erased using the head 19 after reading.
    記録ビットの物理的配置により磁気ディスク１０に記録されるＲＯＭ情報（Ｉｂ）と、記録ビットが磁化されることにより記録されるコンテンツ情報（Ｉｏ）及び認証情報（Ｉｋ）と、を含む磁気記録情報（Ｉａ）をヘッド１９で読み出し、当該読み出し後に、ヘッド１９を用いてＤＣイレーズする。 - 特許庁
  • When the scanning electrode CS for displaying the icon which is arranged in the icon display area is selected, the potential of bits corresponding to signal electrodes S1, S3, S5 other than the signal electrodes S2, S4 whose lighting rates are low among the bits of the display signal having a bit width equivalent to a character is fixed to the GRD potential.
    アイコン表示領域に配置されるアイコン表示用の走査電極ＣＳが選択される場合に、１文字分のビット幅を有する表示信号の各ビットのうち、点灯率が低い信号電極Ｓ２、Ｓ４以外の信号電極Ｓ１、Ｓ３、Ｓ５に対応するビットの電位をＧＮＤ電位に固定する。 - 特許庁
  • The designing method for the semiconductor integrated circuit generates specifications specifying the structure, specifications, etc., of required hardware and specifies the unused bit array in code data composed of a specific number of binary bits to generate an RTL description showing whether or not the respective bits of all required code data need to be compared.
    本半導体集積回路の設計方法は、所要のハードウエアの構造及び仕様等を指定する仕様書を生成し、２値の所定数ビットから成るコードデータのうちの使用しないビット列を指定し、所要の全てのコードデータの各ビットに対する比較処理の必要性の有無を示すＲＴＬ記述を生成する。 - 特許庁
  • After values of respective samples are converted into predicted error values by linearly predicting the time-series signal consisting of a time-series sample array, high-order bits and low-order bits of the respective samples are separated; and high-order bit components are encoded with variable length and low-order bit components are encoded with fixed length to perform compression.
    時系列のサンプル列で構成される時系列信号に対して線形予測を行って、各サンプルの値を予測誤差値に変換した後、各サンプルの上位ビットと下位ビットを分離し、上位ビット成分は可変長で符号化し、下位ビット成分は固定長で符号化することにより、圧縮を行う。 - 特許庁
  • Least significant bits BIT0s of N pixels equivalent to one frame are stored in one area which is to be selected by addresses, ADD,...ADD+(N-1) and most significant bits BIT1s of N pixels equivalent to one frame are stored in another area which is to be selected by addresses, ADD+N,...ADD+(N-1)+ N.
    アドレスＡＤＤ，・・・ＡＤＤ＋（Ｎ−１）により選択される一の領域には、一フレーム分のＮ画素の最下位ビットＢＩＴ０が格納され、アドレスＡＤＤ＋Ｎ，・・・ＡＤＤ＋（Ｎ−１）＋Ｎにより選択される他の領域には、一フレーム分のＮ画素の最上位ビットＢＩＴ１が格納される。 - 特許庁
  • When the whole encoding of predecode bits PD0, PD1 related to an instruction having a length of one is defined, the attribute of the instruction having the length is displayed by changing an instruction for emulating an instruction having a different length and encoding the attribute of predecode bits related to the instruction having the different length.
    １の長さ命令と関連付けられたプリデコードビットＰＤ０、ＰＤ１の全符号化が定義されるとき、その長さの命令の属性は、異なる長さの命令をエミュレートするために命令を変更し、異なる長さの命令と関連付けられたプリデコードビットの属性を符号化することによって表示される。 - 特許庁
  • The prescribed video processing is a processing of sequentially executing a first noise reduction process, the number of bits extending process, and a second noise reduction process under a lower dimension than that of the first noise reduction process, or a processing of sequentially executing the first noise reduction process and the number of bits extending process as the second noise reduction process.
    この所定の映像処理として、第一のノイズ低減処理、ビット数拡張処理、及び第一のノイズ低減処理の次元より低次元の第二のノイズ低減処理を順次実行する処理、或いは、第一のノイズ低減処理、及び第二のノイズ低減処理としてのビット数拡張処理を順次実行する処理である。 - 特許庁
  • To provide a D/A conversion circuit whose conversion precision can be enhanced without the need for a buffer circuit for weighting purpose where a deviation due to weighting of an output voltage in low-order bits produced resulting from parallel connection between a resistance array for low-order bits and resistors for generating a reference voltage is avoided.
    重み付けするためのバッファ回路を設ける必要がなく、かつ、下位ビット用の抵抗列を基準電圧発生用の抵抗と並列接続することから発生する下位ビットの出力電圧の重み付けによるズレをなくすことにより、ＤＡ変換精度を向上させることができるＤＡ変換回路を提供する。 - 特許庁
  • The integrated circuit for printer (memory control ASIC 10) is configured to serve as a circuit having a capability to grasp a data receiving interface from a specific group of bits in a command on a data_cmd bus, and a capability to grasp the data receiving interface from the group of bits with some bit values (bit7 values) treated as "0".
    印刷装置用集積回路（メモリ制御ＡＳＩＣ１０）を、data_cmdバス上のコマンド中の特定のビット群から，データが受信されたインタフェースを把握する機能と、それらのビット群から、幾つかのビット値（bit7の値）を“０”として取り扱って、データが受信されたインタフェースを把握する機能とを有する回路として、構成しておく。 - 特許庁
  • A product sum arithmetic unit 305 generates a waveform corresponding to the phase of the plurality of bits included in the present bit time from the waveform of the signal, based upon the classification code to shape the waveform of the signal, and a bit decision unit 306 decides the plurality of bits included in the present bit time based upon the shaped waveform of the signal.
    積和演算部３０５は、分類コードに基づいて、信号の波形から現在ビット時間に含まれる複数のビットの位相に対応する波形を生成することにより、信号の波形を整形し、ビット判定部３０６は、整形後の信号の波形に基づいて、現在ビット時間に含まれる複数のビットを判定する。 - 特許庁
  • Consequently, even if phase control over a PLL circuit 6 becomes unstable since bits recorded on a disk 1 shift from their original positions and the binarized signal obtained by reproducing the bits has a bit shift and the bit shift tends to generate over the whole, the phase control can indirectly be secured by delaying the binarized signal.
    このため、ディスク１に記録されるピットの位置が本来の位置からずれ、それを再生した２値化信号にビットシフトがあり、このビットシフトの傾向が全体にあり、ＰＬＬ回路６の位相制御が不安定となるような場合でも、２値化信号の遅延によりその位相制御が間接的に確保可能となる。 - 特許庁
  • To provide an image processor capable of carrying out color expression with high accuracy without increasing the number of bits and the number of bits of expressing each primary color in an output signal of the image processor in the case that the number of primary colors output for color expression is increased more than the number of primary colors represented by an input signal.
    色を表現する為に出力する原色の数を入力信号が示す原色の数よりも増加させた場合の出力信号において、各原色を表現するビット数を増大させず、またビット数を増大させずに色表現を精度よく行なうことができる画像処理装置を提供する。 - 特許庁
  • To provide a mechanism protecting oil from contamination, retaining the freshness of the oil, and moving a work formed by processing a food material in an oil pot without providing a special device for discharging bits of fried food by constantly discharging the bits of the fried food during frying when frying food materials into deep-fried food, fried food or the like.
    食材を天ぷら、フライ等の油揚げをする際に、揚げカスを揚げ作業中常時排出することにより、油を揚げカス等の汚染から守り、油の新鮮さを保持すると同時に揚げカス排出を特別な装置を設けることなく、食材を加工したワークを油槽中を移動させる機構を提供する。 - 特許庁
  • To provide the coder that makes a task efficient so as to reduce a data quantity by providing a proper scale parameter to a coding means to attain the task of necessity of zero filling against a low efficiency in the case that the number of bits is less than the number of assigned bits due to a setting value of the scale parameter when a motion vector is coded.
    動きベクトルの符号化を行なう場合にスケールパラメータの設定値により、割当てビット数よりも少ない場合において、ゼロ埋めの必要があり効率が悪いという課題を適切なスケールパラメータを与えることにより効率化を図り、データ量を削減することができる符号化装置を提供する。 - 特許庁
  • The ROM data are processed by RLL(2, 7) modulation similarly to prepit addresses of RAM data and dcc of 6-channel bits is inserted for its each unit; and frame sync (FS) of 48-channel bits is added at the head of a ROM recording frame and a postamble (PO) for adjusting frame length is added at the tail of the ROM recording frame.
    ＲＯＭデータは、ＲＡＭデータのプリピットアドレスと同様にＲＬＬ（２，７）変調され、その単位毎に６チャネルビットのｄｃｃが挿入され、ＲＯＭ記録フレームの先頭には４８チャネルビットのフレームシンク（ＦＳ）が付加され、ＲＯＭ記録フレームの最後にはフレーム長を調整するためにポストアンブル（ＰＯ）が付加される。 - 特許庁
  • Accordingly, eve if strong frictional force acts on the back section 2a of the base metal 2, the abrasion resistance carbide bits 5 do not come off from the base metal 2, and even if one is chipped off from the abrasion resistance carbide bits 5, it is not influenced upon the whole back section 2 of the cutter bit 1.
    したがって、母材２の背面部２aに強い摩擦力が作用したとしても、耐摩耗用超硬ビット５が母材２から抜け落ちることはなく、また、耐摩耗用超硬ビット５の１つに欠けが生じたとしても、その欠けが拡がってカッタビット１の背面部２a全体に影響を及ぼすことがない。 - 特許庁
  • For example, when arbitrary inconsistency between a packet length indication and the necessary number of bits results in the generation of an error flag for the packet, the control information possibly includes an indication of packet length which can be compared with the number of bits needed to decode the corresponding packet.
    例えば、パケット長指示と必要とされるビットの数との間の任意の不整合性が、そのパケットのための誤りフラグを生成することになる場合に、制御情報は、対応するパケットを復号化するために必要とされるビットの数と比較することができるパケット長の指示を含む場合がある。 - 特許庁
  • Caveat: On machines where C's long int type has more than32 bits (such as the DEC Alpha), it is possible to create plain Python integers that are longer than 32 bits.If such an integer is marshaled and read back in on a machine whereC's long int type has only 32 bits, a Python long integer object is returned instead.
    補足説明: C 言語の long int が (DEC Alpha のように) 32 ビットよりも長いビット長を持つ場合、32 ビットよりも長い Python 整数を作成することが可能です。 そのような整数が整列化された後、C 言語の long int のビット長が 32 ビットしかないマシン上で読み戻された場合、通常整数の代わりにPython 長整数が返されます。 - Python
  • If either of the predetermined upper rank bits in the AD conversion register 18 with H output is not 1, or if either of the predetermined upper rank bits with L output is not 0, it is judged that the AD conversion register 18 is failed, and the digital conversion value is not used.
    Ｈ出力のときＡＤ変換レジスタ１８における所定の上位ビットのいずれかが１となっていない場合、あるいはＬ出力のとき所定の上位ビットのいずれかが０となっていない場合には、ＡＤ変換レジスタ１８が故障であると判断して、そのデジタル変換値を使用しないものとする。 - 特許庁
  • When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
    １６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁
  • A bit counter 141 counts the number of bits of a second logical value different from a first logical value which is a logical value in a state that a physical block is erased among the bits constituting access data written in nonvolatile memory devices 11-m (m representing any of 0-7) to be accessed or read out from the device 11-m.
    ビットカウンタ１４１は、アクセス対象となる不揮発性メモリデバイス１１-m（ｍは０〜７のいずれか）に書き込まれるまたは当該デバイス１１-mから読み出されるアクセスデータを構成するビットのうち、物理ブロックがイレーズされている状態の論理値である第１の論理値とは異なる、第２の論理値のビットの数をカウントする。 - 特許庁
  • The input data are divided for every two bits from lower order, a total three bits of each set and a lower order set are grouped, and a combination in which an upper order 1 bit of the first group and the second group becomes 0 or 1 and the third bit from the lower order after operation of addition or subtraction becomes 1 is made a prescribed combination.
    ここで、入力データを下位から２ビットごとに区切り、各組と下位組の最上位ビットの計３ビットをグループとし、第１グループ及び第２グループの上位１ビットが共に０又は１であって加算又は減算の演算後の下位から３ビット目が１となる組み合わせを所定の組み合わせとする。 - 特許庁
  • During the processing period of a rotation processing part 20 and a computing element 4 in a period 4', a data for 32-bits preceding one cycle is read from the input data part 11 and stored in a register R1 beforehand, and also an input data for 32-bits preceding one cycle is taken out from the number of settings part 13 and stored in a register R2.
    期間４′のローテーション処理部２０と演算器４とによる処理の期間に、予め入力データ部１１から１サイクル先行した３２ビット分のデータを読み出してレジスタＲ１に保管し、かつ設定数部１３から１サイクル先行した３２ビット分の入力データを取り出してレジスタＲ２に保管する。 - 特許庁
  • This free cell generating circuit is composed of a 53-octet timing counter 2 of 53 cycles for counting the timing of an asynchronous transfer mode(ATM) cell, a gate circuit 4 for generating four kinds of timing signals from the output of 6 bits from the 53-octet timing counter 2, and a shift register 3 for converting the free cell pattern of 8 bits from parallel data to serial data.
    空きセル生成回路は、ＡＴＭセルのタイミングカウントを行う５３周期の５３オクテットタイミングカウンタ２と、５３オクテットタイミングカウンタ２の６ビットの出力から４種類のタイミング信号を生成するゲート回路４と、８ビットの空きセルパターンをパラレルデータからシリアルデータに変換するシフトレジスタ３とにより構成する。 - 特許庁
  • A DSP 11 is designed to produce encoded signals A2, B2 of 14 bits from an encoded signal A1 of 12 bits, while to output a selection signal SEL for selecting any one of the encoded signals A1, B1 of the R/D converter 10 or encoded signals A2, B2 of the DSP 11 in response to the rotation speed of a rotor of a resolver.
    ＤＰＳ１１は、１２ビットのエンコード信号Ａ１から１４ビットのエンコード信号Ａ２，Ｂ２を生成する一方、レゾルバのロータ回転速度に応じて、Ｒ／Ｄコンバータ１０のンコード信号Ａ１，Ｂ１か、ＤＳＰ１１のエンコード信号Ａ２，Ｂ２のどちらかを選択するための選択信号ＳＥＬを出力する。 - 特許庁
  • The analog-to-digital conversion method for converting an analog signal to a digital value having a given number of bits that is defined by given quantization levels, comprises the steps of: repeatedly sampling the analog signal at a resolution that is less than that which is defined by the given number of bits; and summing many lower resolution sampling values to obtain the digital value having the given number of bits.
    本発明のアナログ‐デジタル変換方法は、アナログ信号を所定の量子化レベルで定義された所定のビット数を有するデジタル値に変換する方法であって、所定のビット数の所定の量子化レベルを含む多数の低解像度サンプリング値を得るために、所定のビット数によって定義された解像度より低い解像度でアナログ信号を反復的にサンプリングする段階と、所定のビット数を有するデジタル値を得るために、多数の低解像度サンプリング値を合算する段階と、を有する。 - 特許庁
  • In the selection, a selection pattern is used to minimize the peak power of an OFDM symbol from a phase relation between the values of the parity bits and the subcarrier.
    この選択を行う際、パリティビットの値とサブキャリア間の位相関係とから、ＯＦＤＭシンボルのピーク電力が最も小さくなるような選択パターンを用いる。 - 特許庁
  • Then, a first set of redundant bits for correcting errors in the user data areas 211 and 221 are respectively stored in the first redundant areas 212 and 222.
    そして、ユーザデータ領域２１１及び２２１にある誤りを訂正するための第１組の冗長ビットは第１冗長領域２１２及び２２２にそれぞれ記憶される。 - 特許庁
  • Low-order bits, on the other hand, are stored in the frame memory 18, data of which are read out to be displayed in a corresponding sub-frame in sub-frame display sub-pixels.
    一方、下位ビットはフレームメモリ１８に記憶され、このフレームメモリ１８のデータが読み出され、サブフレーム表示サブ画素において該当するサブフレームに表示される。 - 特許庁
  • An EEPROM fuse having one or a plurality of bits according to application is used to permit or prohibit a security-related function while a controller is being in operation.
    用途に応じて１または複数のビットを備えるＥＥＰＲＯＭヒューズを使用して、コントローラの動作の継続進行中にセキュリティ関連機能を許可または禁止する。 - 特許庁
  • The switch 18 selects higher-order (n) bits of the output of the arithmetic circuit 10 in the noise reduction mode and selects the output of the delay circuit 16 in the still image output mode.
    スイッチ１８は、ノイズ低減モードでは、演算回路１０の出力の上位ｎビットを選択し、静止画出力モードでは遅延回路１４の出力を選択する。 - 特許庁
  • To provide a stability detecting apparatus capable of discriminating whether or not input data of a pre-stage circuit are coincident with output data of a post-stage circuit independently of number of bits of the data.
    前段回路の入力データと後段回路の出力データが一致するか否かをビット数に関わらず、判別することができる安定性検出装置を提供する。 - 特許庁
  • This game machine executes an omen performance (performs without specifying the condition device) by just referring to information (partial bits of the random number) in a limited range unknown to be a big win or not.
    大当たりか否かわからない限定された範囲の情報（乱数の一部ビット）を参照するだけで前兆演出を行う（条件装置の特定無しで演出）。 - 特許庁
  • 8 bits are shifted en bloc from the FF group 12-3 to the FF group 12-0 synchronizing with a clock signal CLOCK, and data of the 0th to the third bit are successively outputted.
    クロック信号ＣＬＯＣＫに同期してＦＦ群１２−３からＦＦ群１２−０へ８ビットまとめてシフトしてゆき、０〜３ビット目のデータを順次出力してゆく。 - 特許庁
  • To provide an excavating bit where an excavating rod is a single pipe, only the excavating bit is double bits and an inner bit can be pulled out, and an anchor construction method using the excavating bit.
    掘削ロッドは単管であって、掘削ビットだけダブルビットで、インナビットは抜出し可能となっている掘削ビット及びその掘削ビットを用いたアンカー工法を提供する。 - 特許庁
  • Output bits (Qb) or the binary signal from the second stage are multiplied by N and is introduced into the input of the first stage every N cycles of the clock signal at the first frequency.
    第２段からの出力ビット（Ｑｂ）または２進信号は、Ｎ倍されて、第１周波数のクロック信号の各Ｎサイクルごとに、第１段の入力に導入される。 - 特許庁
  • Interleave circuits 111-11n of a transmitter side sets the number of paths for convolution interleaving to be a measure of the number of bits equivalent to one frame of a control channel.
    送信側では、インターリーブ回路１１１〜１１ｎにおいて、畳み込みインターリーブのパス数を制御チャンネルの１フレームに相当するビット数の約数になるように設定する。 - 特許庁
  • An alternated signal is inputted to four driving transistors 13-1, 13-2, 13-3, 13-4 consisting of the driving transistors arranged side by side and fed to 80 bits output circuits 20-1 to 20-80.
    交流化信号を駆動トランジスタを通して８０ビットの出力回路２０-1〜２０-80に際して、４つの駆動トランジスタ１３-1，１３-2，１３-3，１３-3を並設する。 - 特許庁
  • Then, a logical operation of AND between the output comparison result M-K-L and comparison result of a plurality of bits by other bit data comparator circuit is performed in the group of totaling circuits.
    そして、集計回路群において、出力された比較の結果M-K-Lと、他のビットデータ比較回路による複数ビットの比較の結果とのANDが論理演算される。 - 特許庁
  • To provide a DDS device for outputting a signal with desired frequencies with high resolution without increasing the number of bits of a cumulative adder constituting the DDS.
    ＤＤＳを構成する累積加算器のビット数を増加することなく高分解能で希望する周波数の信号を出力可能にするＤＤＳ装置を提供する。 - 特許庁
  • To reduce the size of a precalculation table required when a kb-bit number (A) and a b-bit number (r) are added to each other to obtain the result of addition of high (k-1)b bits.
    ｋｂビットの数Ａとｂビットの数ｒとを互いに加算して上位（ｋ−１）ｂビットの加算結果を得る場合に必要な事前計算テーブルのサイズを縮小する。 - 特許庁
  • An IMDCT transform section 50 applies IMDCT transform to the MDCT coefficient to which the watermark bits are embedded to produce an embedded spread signal (step S112).
    ＩＭＤＣＴ変換部５０が透かしビットの埋め込まれたＭＤＣＴ係数にＩＭＤＣＴ変換を施して埋め込み済み拡散信号を生成する（ステップＳ１１２）。 - 特許庁
  • Also, even when the number of bits necessary for random number examination cannot be stored by the random number sequence storing means, examination can be carried out, when the necessary amounts of statistical information of random number sequence is stored.
    また、乱数列保持手段が乱数検定に必要なビット数を保持できなくても必要量の乱数列の統計情報を保持していれば検定が可能である。 - 特許庁
  • To reduce the influence of a leakage magnetic field on neighboring bits or tracks, when a write operation is performed with respect to a perpendicular magnetic recording medium, and the capacity of a magnetic storage device is increased.
    垂直磁気記録媒体に対する書き込み時に、周辺のビットやトラックに対する漏れ磁界の影響を抑制し、磁気記憶装置を大容量化すること。 - 特許庁
  • The output from the image pickup means 7 is subjected to A/D conversion and the number of bits is converted by the LUT 34 to be converted to analogue data and this data is outputted to the monitor 23.
    撮像手段７からの出力をＡ／Ｄ変換し、ＬＵＴ３４によりビット数の変換を行い、アナログデータに変換した後にモニタ２３に出力する。 - 特許庁
  • To improve a transmission efficiency by fixing the number of FIB bits to one bit at minimum and to limitlessly increase the number of peripheral base stations to be monitored in the case of hand-over.
    ＦＢＩビットのビット数を最小の１ビットに固定し、伝送効率の向上を図り、且つハンドオーバ時に監視する周辺基地局の数を制限無く増やすこと。 - 特許庁
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