「bits」を含む例文一覧(6183)

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  • To stabilize a loop without extremely increasing the number of bits in an output of a phase comparator and to achieve reduction in loop error and improvement in responsiveness of convergence.
    位相比較器出力のビット数を極端に増やすことなくループを安定化するとともに、ループ誤差の低減と収束の応答性の向上を実現する。 - 特許庁
  • All the bits of the Mth data stream are connected to the target memory device 14 having the M pieces of memory resistors with bit width of X of, and occupy uniformly disposed non-adjacent memory elements.
    M番目のデータストリームのすべてのビットは、ビット幅XのメモリレジスタM個を有するターゲットメモリ装置14と相互接続され、均等に配された非隣接メモリ要素を占有する。 - 特許庁
  • To efficiently notify a user apparatus whose resource should be used in order to transmit control information requiring high quality though the number of bits is small by an uplink.
    ビット数は少ないが高い品質を要する制御情報を上りリンクで伝送するのにどのリソースが使用されるべきかをユーザ装置に効率的に通知すること。 - 特許庁
  • Also, the bits to be displaced can be decided on the basis of the value of the amplitude and phase of another cosine waver or the value of the amplitude and phase of the cosine wave.
    また、置換すべきビットを、他の余弦波の振幅及び位相の値または当該余弦波の振幅及び位相の値に依存して決定することも可能である。 - 特許庁
  • The bit string to be generated from the run-level set becomes the required minimum number of bits capable of expressing required information by the area in which the run-level set is included.
    ラン−レベル組が含まれている領域によって、ラン−レベル組から生成されるビット列は、必要な情報を表現できる最小限のビット数となるようにする。 - 特許庁
  • The discriminating circuit 15 logic-synthesizing an output of the two bits comparator 14a and 14b, and outputs a signal WE/WN/RS controlling access for a memory cell array 11.
    判定回路１５は、２ビット比較器１４ａ及び１４ｂの出力を論理合成し、メモリセルアレイ１１へのアクセスを制御する信号ＷＥ／ＷＮ／ＲＳを出力する。 - 特許庁
  • An interpolation filter 23 applies interpolation processing to a filtering output of the digital LPF 22 to increase the sampling frequency to be 128 fs and the word length to be 24 bits.
    インターポーレーションフィルタ２３は、デジタルＬＰＦ２２のフィルタリング出力に補間処理を施してサンプリング周波数を２倍の１２８fsにし、かつ語長を２４ビットにする。 - 特許庁
  • A histogram of a pixel value is generated by a histogram generation part 21, and the histogram is divided into the number of classes represented by the number of bits of the low bit depth signals.
    ヒストグラム生成部２１により画素値のヒストグラムを生成し，クラス分割部２２により，ヒストグラムを低ビット深度信号のビット数で表される個数のクラスに分割する。 - 特許庁
  • If the data are 8-bit encoded data, the shifter 205 shifts a quantizing step stored in the header to an higher order by four bits, and stores the data in a quantizing table storing section 207.
    ビットシフト部２０５は、８ビットの符号化データであると、ヘッダに格納されている量子化ステップを上位に４ビットシフトし量子化テーブル格納部２０７に格納する。 - 特許庁
  • The gradation voltage generating circuit 100 generates the gradation voltages meeting the data bits D 0 to D 3 in an output node No to which a selected pixel circuit 25 is connected.
    階調電圧発生回路１００は、選択された画素回路２５が接続された出力ノードＮｏに、データビットＤ０〜Ｄ３に応じた階調電圧を発生する。 - 特許庁
  • An internal data bus DBA and an internal column line start signal line YA connected to the forth memory sub-array 11D are formed respectively as a signal line having 65 bits width.
    第４のメモリサブアレイ１１Ｄと接続される内部データバスＤＢＡ及び内部カラム線起動信号線ＹＡはそれぞれ６５ビット幅の信号線として形成されている。 - 特許庁
  • An error spread processing circuit 3 performs error spread for low-order 4 bits of the 12 bit R, G and B signals, and inputs the signals equivalent 12 bit into a plasma display panel(PDP) 4.
    誤差拡散処理回路３は、１２ビットのＲ，Ｇ，Ｂ信号の下位４ビットを誤差拡散して、１２ビット相当の信号としてＰＤＰ４に入力する。 - 特許庁
  • To read out simultaneously data of plural bits from a storage element region and to output and supply only selected arbitrary data to the outside adjusting to a high speed data output period.
    記憶素子領域から複数ビットのデータを同時に読み出し、選択した任意のデータのみを高速なデータ出力周期に合わせて外部に出力供給する。 - 特許庁
  • A plurality of first tables A121A, first tables B121B... in which output data are stored at the prescribed number of bits in association with input data are stored in a memory 12.
    入力データに対応づけて出力データが所定のビット数にて記憶された複数の第１テーブルＡ１２１Ａ、第１テーブルＢ１２１Ｂ・・・をメモリ１２に記憶する。 - 特許庁
  • To reduce the number of signal transmission circuits that transmit plural kinds of digital signals in plural bits from a host controller to a subsequent controller.
    複数ビットのディジタル信号の複数種類を上位制御装置から下位制御装置へ伝送する信号伝送回路の数を低減てきるようにすることにある。 - 特許庁
  • To provide an electronic circuit for detecting data overflow when performing left shifting of a plurality of bits with small cycles and command cord number, a computer program and a recording medium.
    複数ビットの左シフト処理を行うときのデータのオーバフローを、少ないサイクル数及び命令コード数で検出する電子回路、コンピュータプログラム、及び記録媒体を提供する。 - 特許庁
  • When an initiator T202 provided with the address terminal of 20 bits is to access the target X203, on the other hand, the router 105 outputs '1' to the address expansion enable signal.
    一方、２０ビットのアドレス端子を備えたイニシエータＴ２０２がターゲットＸ２０３に対してアクセスする場合、ルータ１０５は、アクセス拡張イネーブル信号に「１」を出力する。 - 特許庁
  • Where port is the device entry for the serial port (ttyd0, ttyd1, etc.), bps-rate is the bits-per-second rate at which the printer communicates, and parity is the parity required by the printer (either even, odd, none, or zero).
    ここで、port シリアルポート (ttyd0、 ttyd1 など) のデバイスエントリで、bps-rateは プリンタとの通信の転送速度[bit/秒]、 parityはプリ ンタとの通信で必要とされるパリティ (even、odd、 none、zeroのいずれか) を表わしていま す。 - FreeBSD
  • Various ASCII variants replacing the dollar sign with other currency symbols and replacing punctuation with non-English alphabetic characters to cover German, French, Spanish and others in 7 bits exist.
    ドイツ語、フランス語、スペイン語などに 7 ビットで対応するため、ASCII のドル記号を他の通貨記号に置き換え、句読点を非英語文字のものに置き換えた様々な変種が存在する。 - JM
  • A winning ball counting signal, a full-tank signal, a ball run-out signal, a put-out error signal and a door open/close signal are input to bits 0-4 of an input port 1 from a put-out control board.
    入力ポート１のビット０〜４には、払出制御基板からの賞球カウント信号、満タン信号、球切れ信号、払出エラー信号、ドア開閉信号が入力される。 - 特許庁
  • To provide a transmission line encoding method, a decoding method, and an apparatus capable of realizing a low delay and suppressing the degradation of a decoded sound signal without additional redundant bits.
    冗長ビットの増加を伴うことなく、復号化された音声の劣化を抑制可能な低遅延の伝送路符号化方法、復号化方法、及び装置を提供する。 - 特許庁
  • Then, the natural ground projecting portion between the leading excavated grooves is cut out and excavated by means of the trailing bits 90, whereby the soil can be cut out and excavate in a cubic state.
    これらの先行掘削溝の間の地山凸部を後行ビット９０で切り出し掘削することにより、掘削土砂を立方体状で切り出し掘削する。 - 特許庁
  • This variable length encoding/decoding circuit finds number of bits for each code word by a code length table T1 and performs processing for segmenting data of 32 bit length to which a program search is performed for each code word.
    符号語毎のビット数を符号長テーブルＴ１で求め、各々の符号語毎に頭出しを行った３２ビット長のデータを切り出す処理を行う。 - 特許庁
  • Control NOT gates G are denoted as (ti, ci), and it is discriminated whether |V[ti]-V[ci]| is a multiple of the number m of classifications of queue bits of raps around array type quantum computers or not.
    制御ＮＯＴゲートＧを（ｔｉ，ｃｉ）として｜Ｖ［ｔｉ］−Ｖ［ｃｉ］｜が循環型量子コンピュータのキュービットの種類数ｍの倍数かどうか判定する。 - 特許庁
  • Three air hammers 16A-16C contained in a hammer case 18 have bits 26A-26C at their respective ends each of which can be singly actuated.
    ハンマケース１８に収納配置された３本のエアハンマ１６Ａ〜１６Ｃは、それぞれその先端部にビット２６Ａ〜２６Ｃを備えており、各々単独で作動させることができる。 - 特許庁
  • To provide a display device using an organic light emitting element capable of suppressing an increase in a circuit scale to a low level even if the number of output bits of a current driver is increased.
    電流ドライバの出力ビット数を増加させても回路規模の増大を低く抑えることができる有機発光素子を用いた表示装置を提供する。 - 特許庁
  • The weight of each of bits b1-b3 of first and second gradation data DgAi and DgBi corresponds to the length of each of the sections TA1-TA3 and TB1-TB3.
    第１階調データＤｇＡｉ及び第２階調データＤｇＢｉの各ビットｂ１〜ｂ３の重みは、各区間ＴＡ１〜ＴＡ３、ＴＢ１〜ＴＢ３の長さに対応している。 - 特許庁
  • To provide a communication carrier processor sub system(CPS) that receives cells 1, 2 such as ATM cells to extract a smaller set consisting of R bits from an H-bit header field.
    ＡＴＭセルなど、セル１、２を受信し、ＨビットのヘッダフィールドからＲビットのより小さいセットを引き出す通信搬送波プロセッササブシステムＣＰＳを提供すること。 - 特許庁
  • To improve the injection efficiency and locally inject charges in a part of distributed regions of charge storing means to store a plurality of bits in an MONOS type memory transistor.
    ＭＯＮＯＳ型メモリトランジスタにおいて、注入効率を上げ、また電荷蓄積手段の分布領域の一部に電荷を局所的に注入して複数ビットを記憶する。 - 特許庁
  • The corresponding relation to be selected corresponding to the pixel position of the pattern matrix is set so that the number of presentation bits can be made larger as the growth of dots is faster.
    パターンマトリクスの画素位置に応じて選択される対応関係は、網点の成長順位が早い対応関係ほど表現ビット数が大きくなるように設定される。 - 特許庁
  • In a retracting bit with the bit for percussion excavation, the cutter pieces are arranged to a plurality of the bits while being directed in different positions and directions.
    また、前記打撃掘削用ビットを備えたリトラクトビットは、複数の前記ビットに、異なった位置及び方向を向いて前記カッタピースが配置されていることを特徴とする。 - 特許庁
  • The magnitude of the influence of the diffraction by the recording pits on the return light of the rear side beam relates strongly with the ways how the recording bits are formed, i.e., the recording state.
    この後方サイドビームの戻り光への記録ピットによる回折の影響の大きさは、記録ピットの出来具合、即ち記録状態に強く関係している。 - 特許庁
  • To provide a multi-read method of multiple ID capable of efficiently identifying an ID in a short time even with a long digit number of bits without requiring writing processing on a responder side.
    ビットの桁数が長くても短時間で効率よくＩＤが識別でき、応答器側の書き込み処理も必要としない複数ＩＤのマルチリード方法を提案する。 - 特許庁
  • With this, since only the reduced size data, the number of data bits, and the data number are stored, complex operation and time to reduce the data size become unnecessary.
    本発明は、前記縮小されたデータと、前記データのビット数と、データ番号を記憶するだけであるため、データを縮小するための複雑な演算や時間が不要である。 - 特許庁
  • A low-order bit conversion circuit 2 is a circuit conducting digital/analog conversion adopting conventional resistance weighting and converts low-order 4-bits of the data to be converted into an analog voltage.
    下位ビット変換回路２は、従来の抵抗重み付けによりＤ／Ａ変換を行う回路であり、被変換データの下位４ビットをアナログ電圧に変換する。 - 特許庁
  • To provide a memory module in which an access time for bits of desired quantity is suppressed to the minimum in synchronous access by improving a memory module based on conventional technology.
    従来技術に基づくメモリモジュールを改良して、同期アクセスにおいて所望の量のビットへのアクセス時間が最小限に抑えられたメモリモジュールを提供する。 - 特許庁
  • For example, an analogue signal input terminal 1 is fixed at a predetermined voltage level, and three bits in the higher order of the digital output from the A/D converter 5 are set to (0, 1, 0).
    例えば、アナログ信号入力端子１を所定電圧レベルに固定して、Ａ／Ｄコンバータ５のデジタル出力の上位３ビットを（０、１、０）に設定する。 - 特許庁
  • To provide a remote control system for which a user itself can set an ID code, without taking long time even if the code contains many bits.
    ビット数の多いＩＤコードであったとしても、ユーザー自身がＩＤコードを手間をかけずに設定することのできるリモートコントロールシステムを提供することを目的としている。 - 特許庁
  • Three PAR-bits 46 are copied into an optical marking area 45 located in the lower part of each photograph frame of the photographic film 23, and the photographic film 23 is set into the film unit with lens.
    写真フイルム２３の各撮影コマの下方に配置された光学マークエリア４５にＰＡＲビット４６を３個写し込み、レンズ付きフイルムユニットに装填する。 - 特許庁
  • In this case, the first and the second memory banks 21, 22 become connected 4k bits memory banks, then, they are accessed by control signals (SCL1, DA1) of the first port.
    この場合、第１及び第２のメモリバンク２１，２２は、連結された４ｋビットのメモリバンクとなり、第１のポートの制御信号（ＳＣＬ１，ＤＡ１）によりアクセスされる。 - 特許庁
  • Since the driver bits 14 do not interfere with both face holding bands 12, 13, and the support piece 17 does not easily bend, screwing work can be agilely carried out.
    ドライバビット１４が両面保持帯１２，１３に干渉しないことと、支持片１７が容易に曲がり変形することとにより、ねじ込み作業を軽快に行える。 - 特許庁
  • To provide a method and an apparatus for encoding an image having a small encoding deterioration by controlling generating bits of encoding in response to a difficulty in encoding of the image.
    画像の符号化の困難さに応じて符号化の発生ビットを制御して符号化劣化の少ない画像符号化方法および装置を提供することを目的とする。 - 特許庁
  • To provide a network monitoring method and an apparatus to prevent both an attack caused by traffic having a number of bits and an attack caused by traffic having a number of packets.
    大量のビット数のトラフィックによる攻撃と、大量のパケット数のトラフィックによる攻撃を共に防止することができるネットワーク監視方法及び装置を提供する。 - 特許庁
  • A composite data is formed by compositing n (a plurality of) image data according to a data depth (the number of bits) that can be inputted at the side of the printer 20 by an image data conversion section 13 of a host computer 10.
    ホストコンピュータ１０の画像データ変換部１３により、プリンタ２０側で入力可能なデータ深度（ビット数）に合わせて、ｎ（複数）個の画像データを合成する。 - 特許庁
  • To provide a modulation means capable of the pulse duration modula tion with high resolution while suppressing increase of the number of bits, and an LED display device provided with the modulation means.
    ビット数の増大を抑えながら高い分解能のパルス幅変調が可能な変調手段と当該変調手段を備えたＬＥＤディスプレイ装置を提供する。 - 特許庁
  • With respect to data inputted from a data input terminal of each of bits, after predetermined data processing is performed, the delay time is adjusted by the delay time adjustment element 121.
    各ビットのデータ入力端子から入力したデータは、所定のデータ処理が行なわれた後、遅延時間調整素子１２１により遅延時間が調整される。 - 特許庁
  • A low order data applying circuit 14 adds the predetermined number α(two) of low order bits to the digital signal Sa_n to generate an n+2 bit low order data application signal Sa_n+2.
    下位データ付与回路１４は、ディジタル信号Ｓａ_ｎに所定数α（２つ）の下位ビットを加えてｎ＋２ビットの下位データ付与信号Ｓａ_ｎ＋２を生成する。 - 特許庁
  • On the hand, when all of the output bits of the counter become true, the output of the NAND circuit 4 becomes true and the incrementing of the counter causes, thereby eliminating roll over of the counter.
    一方、前記カウンタの出力ビット全てが真となると、否定積回路４の出力は真となるため、カウンタはインクリメントされなくなり、カウンタのロールオーバーがなくなる。 - 特許庁
  • To converters C1-C8, eight kinds of bit streams BS1-BS8 each having a bit length of 32 bits are inputted while shifting a top bit start position for each bit.
    変換部Ｃ１ないしＣ８には、先頭ビット開始位置を１ビットづつずらしながら、３２ビットのビット長を有する、８通りのビット列ＢＳ１ないしＢＳ８が入力される。 - 特許庁
  • The number of the gradations of the projected image can be increased without increasing the number of bits of a control signal of the image device similarly to the case where the filter of ND-G is used.
    ＮＤ−Ｇのフィルタを用いた場合と同様に、画像デバイスの制御信号のビット数を増加させることなく投影画像の階調数を増加させることができる。 - 特許庁
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