「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 67 68 69 70 71 72 73 74 75 .... 123 124 次へ＞- To realize a decoder not much increased in a circuit scale even if data bits are increased in number, in a decoder used for a data driver or the like of a liquid crystal display device.
液晶表示装置のデータドライバ等に用いられるデコーダにおいて、データのビット数が増加しても回路規模があまり増加しないデコーダを実現する。 - 特許庁 - A low-order bit round-off circuit 4 applies round-off processing to prescribed low-order bits of digital data on which a noise is superimposed and gives the processed data to a data recovery circuit 6.
下位ビット切り捨て回路４は、ノイズが重畳しているデジタルデータの所定の下位ビットを切り捨て処理し、これをデータ再生回路６に供給する。 - 特許庁 - In this case, since 1 or M digits are not continued in the CSD data, the number of times of shifting the bits of the programmable sealer 34 can be decreased.
ここで、ＣＳＤデータは、１またはＭのデジットが連続しないので、プログラマブルスケーラ３４のビットシフト動作回数を減少させることができる。 - 特許庁 - This information embedding device divides the sound signals into predetermined sections, and changes the state of the low frequency components in the sections matching the values the bits to embed can take.
音響信号を所定区間に区分し、埋め込むべき複数ビットがとり得る値に応じて、前記所定区間の低周波成分の状態を変更する。 - 特許庁 - The error-correcting code is defined by a parity check matrix in which columns represent variable bits and rows represent parity bit, and represented as a bipartite graph having two parts.
誤り訂正符号は、列が変数ビットを表わし、行がパリティビットを表わすパリティ検査行列によって定義し、２部グラフとして表わされる。 - 特許庁 - Continuously, the total number of output bits is compared with the reference value and it is discriminated whether the total number is more than the reference value or not.
（ハ）出力ビット総数を基準値と比較し、出力ビット総数≧基準値が成立するときは、当該検知対象領域に印字ありと判定する。 - 特許庁 - An LDPC encoder 115 performs encoding based on any LDPC code which has an encoding length of 4320 bits and has one of seven encoding rates of 1/4, 1/3, 5/12, 1/2, 7/12, 2/3 and 3/4.
LDPCエンコーダ１１５は、符号長が4320ビットで、符号化率が1/4，1/3，5/12，1/2，7/12，2/3、及び、3/4の７種類のうちのいずれかのLDPC符号による符号化を行う。 - 特許庁 - To provide a rate matching calculation method and a rate matching device, with which the number of bits to be increased/decreased can be calculated precisely at all times, both on a transmitting side and on a receiving side.
送信側と受信側の両方で常に正確な増減ビット数の計算が可能なレートマッチ演算方法及びレートマッチ装置を提供する。 - 特許庁 - BITs often contain no particular provision on the method by which the arbitral tribunal is to render its decision, including the rendering of its arbitral award.
仲裁廷が仲裁判断の採択その他の決定を行う際 の決議方法については、特段の規定を置いていな い協定も散見された。 - 経済産業省 - Also, the scope of subjects covered by EPAs/BITs and those covered by the WTO Agreement are currently overlapping because both are aimed at promoting trade and other economic activities.
EPA 及びBIT とWTOの対象とする事象は、 双方が貿易・経済活動の促進を目的とした協定 であることから、概ね重なり合っている。 - 経済産業省 - To provide a thin film magnetic memory device in which write-in of data of a plurality of bits can be performed in parallel at high speed without increasing current consumption.
消費電流を増加させることなくまた高速に、複数のビットのデータ書込を並列に実行可能な薄膜磁性体記憶装置を提供する。 - 特許庁 - The investor-to-state arbitration procedures prescribed in the chapters on investment in FTAs/EPAs and BITs vary between the agreements, but generally provide for the process below:
BIT、FTA 投資章における投資家対国家の仲裁の手続は、協定によって様々であるが、概ね以下のプロセスを踏むよう規定されている。 - 経済産業省 - and were immediately surrounded by shore boats full of Negroes and Mexican Indians and half-bloods selling fruits and vegetables and offering to dive for bits of money.
そしてすぐに黒人やメキシコ系インディアンやその混血がのった伴舟が周りをとりかこみ、果物や野菜を売り、わずかな金をもとめて殺到した。 - Robert Louis Stevenson『宝島』 - Rather than being able to count from a key of O all the way up to a key of all ones, we limited the adder so that it can only count the bottom 32 bits of the key.
全ビットゼロの鍵から、全ビット1の鍵までずっと数えられるようなしかけにせずに、鍵の下32ビットだけ数えるような加算回路を採用してある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - To provide a semiconductor memory and its test method in which a temperature characteristic at the time of read-out of a bit line can be sufficiently guaranteed, over-erasion bits can be detected efficiently, and an over- erasion state for the bits can be stably prevented efficiently and in the best state.
ビット線の読み出し時の温度特性を十分保証することができ、さらに過消去ビットを効率的に検出することができるとともに、それらのビットに対する過消去状態の回避を、効率的にかつ最良の状態で安定して行うことができる半導体記憶装置およびその検査方法を提供する。 - 特許庁 - The method for producing the freeze-dried tempura includes attaching the batter for freeze-dried tempura to pretreated raw material ingredients without attaching separating powder, attaching bits of fried tempura batter to the raw material ingredients attached with the batter, heating the raw material ingredients attached with the bits of fried tempura batter, and freeze-drying the product.
及び、前処理された原料種に、打ち粉を付着させずに、上記の凍結乾燥天ぷら用バッターを付着させ、次いで、バッターを付着させた原料種に揚げ玉を付着させ、この揚げ玉を付着させた原料種を加熱し、その後、凍結乾燥することを特徴とする凍結乾燥天ぷらの製造方法。 - 特許庁 - When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, and calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
１６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁 - A D/A conversion block 210 of a first stage adds current segments to perform D/A conversion of high-order bits, a D/A conversion block 220 of a second stage shunts one current segments of the first stage to perform D/A conversion of low-order bits, and addition to the current output of the first stage is carried out.
１段階目のＤ／Ａ変換ブロック２１０では電流セグメントを加算することにより上位ビットのＤ／Ａ変換を行い、さらに１段階目の１つの電流セグメントを２段階目のＤ／Ａ変換ブロック２２０で分流することで下位ビットのＤ／Ａ変換を行い、１段階目の電流出力と加算する。 - 特許庁 - An amount of displacement detecting part 13 disposes pixels indicating information bits in code parts of (m-o)×(n-p) pixels, among a block of two-dimensional image composed of m×n pixels, detects displacement between a record image coded without disposing a pixel indicating information bits in a guide part of another pixel and an imaging element.
位置ずれ量検出部１３は、ｍ×ｎ画素からなる２次元画像のブロックのうち、（ｍ−ｏ）×（ｎ−ｐ）画素の符号部に情報ビットを示す画素を配置し、他の画素のガイド部には情報ビットを示す画素を配置せずに符号化された記録画像と、撮像素子との位置ずれを検出する。 - 特許庁 - When retransmitting data in the Hybrid Automatic Repeat Request ('H-ARQ') technique, the data transmission/reception apparatus and method performs symbol mapping on coded bits to be retransmitted by allocating different reliabilities to the coded bits according to the number of retransmission, thus resulting in an improvement in system performance.
複合再伝送(“Ｈ-ＡＲＱ”)方式にてデータを再伝送するとき、データ送受信装置及び方法は、再伝送回数によって符号化ビットにマッピングされる信頼度を相異に割り当てることによって、再伝送しようとする符号化ビットのシンボルマッピングを遂行してシステム性能を向上させる。 - 特許庁 - The waveforms of the induced voltages of the read coil 23B are shaped in a read circuit 24 to be outputted as read bits to the CPU 21, which counts the number of read bits and when the count value is equal to or larger than a predetermine stipulated value, it judges that respective circuits of the recording system and the reading system of the reader and writer including the magnetic head are normal.
このリードコイル２３Ｂの誘起電圧をリード回路２４が波形整形してリードビットとしてＣＰＵ２１に出力し、ＣＰＵ２１はそのリードビット数を計数してその値が予め定めた規定値以上であれば、磁気ヘッドを含むリーダライタの記録系および読取系の各回路を正常と判定する。 - 特許庁 - A memory system is provided with a code processing circuit 100 for performing the redundancy code processing of write-in object data Din, and for generating data RDin so that the number of bits as a prescribed value can be turned to be equal to or less than the number of all bits and a memory 120 in which the data RDin generated by the code processing circuit are written.
書き込み対象のデータＤｉｎの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータＲＤｉｎを生成する符号処理回路１００と、前記符号処理回路により生成されるデータＲＤｉｎが書き込まれるメモリ１２０と、を備える。 - 特許庁 - The RAM 24 stores the count rate value related to upper bits of the count value, and a velocity count rate generating unit 28 includes an interpolation means for calculating an interpolation value of the count rate value in which the count rate value based on the current count value is interpolated by lower bits of the current count value, and the interpolation value is added to the current count value.
ＲＡＭ２４は、カウント値の上位ビットに関連付けられたカウントレート値を記憶し、ベロシティカウントレート発生器２８は、現在のカウント値に基づくカウントレート値を、現在のカウント値の下位ビットにより補間したカウントレート値の補間値を求める補間手段を有し、補間値が、現在のカウント値に加算される。 - 特許庁 - To achieve effective use of a 24 bit corresponding DAC (Digital Analog Converter) 13 and quality improvement of reproduction sound by improving the bit extension accuracy from 16 bits to 24 bits when reproducing voice currently recorded on a CD-DA (Compact Disk Digital Audio) 11 by 16 bit data using a DSP (Digital Signal Processor) 12 and the DAC 13 which correspond to 24 bit.
ＣＤ−ＤＡ１１に１６ビットデータで記録されている音声を、２４ビット対応のＤＳＰ１２及びＤＡＣ１３を用いて再生する場合に、１６ビットから２４ビットへのビット拡張精度を改善して、２４ビット対応ＤＡＣ１３の有効活用及び再生音の高品質化を図る。 - 特許庁 - The input-output circuits are constituted for receiving respective data bits written in the memory cell array from the respective data input-output pins during writing operation, and are constituted for providing the respective data bits read from the memory cell array to the respective data input-output pins during reading operation.
入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。 - 特許庁 - The method includes detecting two successive differently valued bits in the data signal, determining whether transition in the incoming data signal between those bits occurs relatively late or relatively early, and increasing the equalization of the incoming data signal if it is relatively late.
該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 - 特許庁 - The mantissa repeat processing part 250 reduces a subtraction shift processing frequency by performing quotient generation respectively twice the number of bits of a quotient generated in one subtraction shift processing and the number of left shift bits of the partial residue and the left shift processing of the partial residue based on the determination result of the operation execution control part 200.
仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 - 特許庁 - The specified pattern of the test image T has such a pixel value as color difference from the surroundings can be recognized when it is displayed on a monitor having a display color resolution of 24 bits, but color difference from the surroundings can not be recognized when it is displayed on a monitor having a display color resolution of 16 bits or less.
テスト画像Ｔの所定パターンは、２４ビットの表示色分解能を有するモニタに表示した場合には周囲との色の差異を確認できるが、１６ビット以下の表示色分解能を有するモニタに表示した場合には周囲との色の差異を確認できなくなる画素値を有する。 - 特許庁 - A remote station combines multipath components of the reverse link busy bits from each of the transmitting base stations in its Active Set and in response transmits a reverse link signal only when all of the reverse link busy bits indicate that the base stations in the remote stations Active Set have reverse link capacity.
遠隔局はアクティブセットの送信基地局の各々からの逆方向リンクビジービットのマルチパス成分を結合し、それに応答して、遠隔局のアクティブセットの基地局が逆方向リンクキャパシティを有することを、逆方向リンクビジービットのすべてが示しているときのみ、逆方向リンク信号を送信する。 - 特許庁 - The method includes steps for: detecting bits having two consecutive different values out of the data signal; determining whether transition in the incoming data signal between the two bits is relatively low in speed or relatively high in speed; and increasing the equalization of the incoming data signal when the transition is relatively low in speed.
該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 - 特許庁 - A reception control part 23 determines the number of data bits by which a bit synchronization pattern arranged at the head of data demodulated by a demodulation control part 24 matches to a synchronization pattern which itself holds, and when the matched data is less than the prescribed number of bits, outputs a reset signal to a radio demodulation part 22.
受信制御部２３は、復調制御部２４によって復調されたデータの冒頭に配置されているビット同期パターンと自身が保持している同期パターンとが一致するデータビット数を判定し、その一致データが所定ビット数未満であった場合はリセット信号を無線復調部２２に出力する。 - 特許庁 - Each notice channel includes a system frame number of bits less than the number of bits required for a system frame number for identifying the notice channel after repetition processing, and an order of the notice channels transmitted multiple times at the predetermined period is made to correspond to scramble codes for scrambling each of notice channels.
報知チャネルには、リピティション処理後の報知チャネルを識別するためのシステムフレーム番号に必要なビット数よりも少ないビット数のシステムフレーム番号が含まれるとともに、所定の周期において複数回送信される報知チャネルの順番と、各報知チャネルをスクランブルさせるためのスクランブルコードとが対応付けられている。 - 特許庁 - The method and the structure provided therein reduce maximum write current consumption for writing a plurality of data bits to a NVM array by writing the data bits sharing an activated word line at different times (e.g., activating bit lines associated with an activated word line at different times).
アクティブにされたワード線を共有するデータビットを異なる時刻において書込むこと（例えば、アクティブにされたワード線に関連付けられたビット線を異なる時刻においてアクティブにすること）によって、複数のデータビットを１つのＮＶＭアレイに書込むための最大書き込み電流の消費量を低減させる。 - 特許庁 - In cases where data of 12 bits (4096 gradations) are converted into data of 8 bits (256 gradations) for example, the thinning-out process is not done for the luminance domain KRT, or the thinning-out process is done at a low thinning-out rate by the weighting changer 260 while the thinning-out process is done for the luminance domain KR at a high thinning-out rate.
例えば、１２ビット（４０９６階調）のデータを８ビット（２５６階調）のデータに変換する場合に、重み付け変更部２６０は、輝度領域ＫＲＴに対しては間引き処理を行わない、または低間引き率で間引き処理を行い、輝度領域ＫＲに対しては高間引き率で間引き処理を行う。 - 特許庁 - In the case of writing processing to the specific word, the defective bit replacement processing circuit 104 converts the WRITE DATA for x bits into the RAW WRITE DATA for x+y bits to be written in the data cells and the redundant cells using the FAIL DATA to be written in the memory cell array 102.
指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 - 特許庁 - An increment section 30 increasing addresses inputted from the outside is provided, thereby, upper 3 bits of an address being one group are converted so as to be equal mutually, in a decoding section 20, shared sense amplifiers 13-1 to 13-7 are selected based on upper 3 bits of an address converted by the increment section 30.
外部から入力されるアドレスをインクリメントするインクリメント部３０を設け、それにより、組となるアドレスの上位３ビットが互いに等しくなるように変換し、デコード部２０において、インクリメント部３０にて変換されたアドレスの上位３ビットに基づいて、シェアードセンスアンプ１３−１〜１３−７を選択する。 - 特許庁 - In this case, when a 1st quantity of light corresponding to prescribed bits and a 2nd quantity of light corresponding to the next lower order bits are both split, the 1st and 2nd light quantities are divided so that the number of splits of the 1st light quantity is less than two times that of the 2nd light quantity.
この場合において、所定のビットに対応する第１の光量と、そのビットの１つ下位のビットに対応する第２の光量との両方が分割されるときに、第１の光量の分割数が第２の光量の分割数の２倍未満となるように、第１および第２の光量が分割される。 - 特許庁 - Since a 16-bit code being a basic configuration of a PSC and an SSC generated from a code generating circuit 170 as inverse spread codes has a constant repetitive characteristic in positive bits and negative bits, each of 16-sets of the arithmetic circuits can apply correlation processing to received data respectively deviated by one chip.
コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。 - 特許庁 - Then a level data sequence (HH level data, HL level data, LH level data, and LL level data) being four convolution data formed by dividing the amplitude of impulse response obtained from the original sound data subjected to digital sampling into four from the higher-order bits by a prescribed number of bits each are convoluted in this order (S3 to S4 to S5 to S6).
そして、ディジタルサンプリングされた元音声データに対して、インパルス応答の振幅を上位側から所定ビットずつ４分割することで形成される４つの畳み込みデータであるレベルデータ列（ＨＨレベルデータ、ＨＬレベルデータ、ＬＨレベルデータ、ＬＬレベルデータ）をこの順で畳み込み演算する（Ｓ３→Ｓ４→Ｓ５→Ｓ６）。 - 特許庁 - Exclusive OR between the LSB and a plurality of upper bits of a digital signal outputted from a frame separation part 17 is operated by an EXORe, and a first digital signal wherein outputs of respective bits are made random is outputted to a DACd, so that interference with an analog circuit part on wiring due to addition of the digital signal in a low-level signal is prevented.
フレーム分離部１７の出力するデジタル信号のＬＳＢと上位の複数ビットとの排他論理和をＥＸＯＲｅで各ビットの出力をランダムにした第１のデジタル信号をＤＡＣｄへ向けて出力し低レベル信号でデジタル信号が相加して配線上でアナログ回路部分へ干渉しない様にする。 - 特許庁 - On the other hand, in the fine mode, a parallel-serial conversion circuit 130 converts compression data TD01 and TD23 obtained by compressing every 2 bits (TD0, TD1 and TD2, TD3) of the test output data of the plurality of bits to one bit into one piece of serial data and then sequentially outputs the one piece of serial data as data DQ0.
一方、ファインモードでは、複数ビットのテスト出力データの２ビット毎（ＴＤ０，ＴＤ１およびＴＤ２，ＴＤ３）を１ビットに圧縮した圧縮データＴＤ０１およびＴＤ２３を、パラレルシリアル変換回路１３０によって１シリアルデータに変換した上で、データＤＱ０として順次出力される。 - 特許庁 - Each control point coordinate is converted into a transfer format 14 for small size when character size of a font is the size so as to be stored in the transfer format 14 for small size in the fixed decimal point form of the integer part with 10 bits and the decimal part with 6 bits in the case of transferring the font data acquired from the OS to the printer by the printer driver.
プリンタドライバは、ＯＳから取得したフォントデータを印刷装置に転送する際、そのフォントの文字サイズが、整数部１０ビット小数部６ビットの固定小数点形式の小サイズ用転送フォーマット１４に収まるサイズの場合は、各制御点座標を小サイズ用転送フォーマット１４に変換する。 - 特許庁 - Encoding is performed by corresponding binary progression of a plurality of bits recorded as hologram to a luminance level of pixels for the data in which luminance of pixels for reference of the plurality of bits is made reference using a two dimensional image including a plurality of pixels for reference of which the luminance are different and pixels for data expressing data in accordance with luminance.
輝度の異なる複数の参照用画素と、輝度に応じてデータを表すデータ用画素と、を含む二次元画像を用い、ホログラムとして記録する複数ビットの２進数列を、前記複数の参照用画素の輝度を基準とする前記データ用画素の輝度レベルに対応付けて符号化する。 - 特許庁 - A first method comprises steps of: successively reading bits defining a data set from different parts of the disk; continuously error correcting the bits to validate at least a part of the data set read from the disk; and terminating reading upon successful validation of the data set by the error correcting step.
第１の方法は、ディスクの異なる部分から、データ・セットを形成するビットを連続的に読み出すステップと、ビットを連続的に誤り訂正して、ディスクから読み出されるデータの少なくとも一部を確認するステップと、誤り訂正ステップによってデータ・セットの確認に成功すると読出しを終了するステップとから成る。 - 特許庁 - The driving capability setting circuit 27 sets driving capability of the corresponding output amplifier 26 low in the case of coincidence between upper two bits of input display data and sets driving capability of the corresponding output amplifier 26 high in the case of a middle gradation area wherein upper two bits of input display data are not coincident with each other.
駆動能力設定回路２７は入力される表示データの上位２ビットが一致する場合に、対応する出力アンプ２６の駆動能力を低く設定し、表示データの上位２ビットが一致しない中間階調領域の場合に、対応する出力アンプ２６の駆動能力を高く設定する。 - 特許庁 - A method comprises: obtaining a definition of a region of interest within a video frame; obtaining the number of encoding bits allocatable to the frame; and, at the macroblock (MB) level, mapping ρ domain values and quantization steps, using weighted bit allocation models based on video fidelity and perceptual quality, and allocating bits to ROI and non-ROI areas.
ビデオフレーム内の関心領域の定義を得、フレームに割当可能な符号化ビット数を得、マクロブロック（macroblock,MB）レベルで、ρ領域値と量子化ステップのをマッピングを行い、ビデオ忠実度、知覚品質に基づいて重み付けビット割り振りモデルを使用して、ビットをＲＯＩ区域と非ＲＯＩ区域とに割り振る。 - 特許庁 - In the case of the LCD of a dot matrix type of 48×16, the timing generation circuit 70 A is actuated as a counter of four bits by holding the set signal X 2 and X 4 at "H", and the display data of 96 bits outputted from the display data group 20 is divided by a data selection circuit 30 A and is applied to the LCD.
４８×１６のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２を“Ｈ”にして、タイミング生成回路７０Ａを４ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで２分割してＬＣＤに与える。 - 特許庁 - This division unit is constructed by cascading the number of arithmetic circuits corresponding to the numbers of bits of a divisor and a dividend while shifting them to the low-order bit side of the dividend as much as prescribed bits at a time, and calculates a quotient and a remainder obtained by sequentially performing processing from the arithmetic circuit on the top stage to divide the dividend by the divisor.
除算器は、除数および被除数のビット数に対応する個数の演算回路を、被除数の下位ビット側に、所定ビットずつずらしながらカスケード接続して構成され、最上段の演算回路から順次処理を行って被除数を除数で割り算した商および余りを算出する。 - 特許庁 - When the comparator 2 discriminates that the output voltage of the analog signal outputted from the area sensor 1 is 7/8 Vmax to Vmax, the contact, point (b) of the switch SW1 is connected, the signal is converted into the digital signal of seven bits from an A/D converter 6 and a digital signal generation part 7 generates the digital signal of eight bits.
また、エリアセンサ１から出力されるアナログ信号の出力電圧が７／８Ｖmax〜Ｖmaxであるとコンパレータ２で判別されたとき、スイッチＳＷ１の接点ｂが接続され、Ａ／Ｄ変換器６より７ビットのデジタル信号に変換された後、デジタル信号生成部７で８ビットのデジタル信号が生成される。 - 特許庁 - The encoding device includes a first ECC coder (235) adding parity of an error correction code by interleaving a data column to a plurality of blocks for each m(m≥2) bits, a parity coder (234) adding a parity bit for each plurality of bits, and a second ECC coder (220) performing second error correction encoding of linear encoding using repetition decoding.
データ列を、ｍ（ｍ≧２）ビット毎に、複数ブロックにインターリーブし、誤り訂正符号のパリティを付加する第１のＥＣＣ符号器（２３５）と、複数のビット数毎に、パリティビットを付加するパリティ符号器（２３４）と、反復復号を使用する線形符号化の第２の誤り訂正符号化を行う第２のＥＣＣ符号器（２２０）とを設ける。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
- 経済産業省
- Copyright Ministry of Economy, Trade and Industry. All Rights Reserved.
- 日英対訳文対応付けデータ
- この対訳コーパスは独立行政法人情報通信研究機構の集積したものであり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
日本語版の著作権保持者は ©1999
山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
- 原題：”Treasure Island ”
邦題：『宝島』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
(C) 2000katokt プロジェクト杉田玄白（http://www.genpaku.org/）正式参加作品
本翻訳は、この版権表示を残す限りにおいて、訳者および著者にたいして許可をとったり使用料を支払ったりすることいっさいなしに、商業利用を含むあらゆる形で自由に利用・複製が認められる。
- 原題：”Treasure Island ”
