「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 80 81 82 83 84 85 86 87 88 .... 123 124 次へ＞- N lower switches SWL are disposed in parallel with the respective lower resistances RL and are controlled on/off in accordance with logical inversions of the corresponding bits.
Ｎ個の下側スイッチＳＷＬは、それぞれが対応する下側抵抗ＲＬと並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される。 - 特許庁 - Meanwhile, the identification information showing an optical disk of large capacity and high density, for example, can be expressed by means of higher 4 bits included in the area ZERO.
また、ゼロデータ領域ＺＥＲＯの内の上位の４ビットを用いて、例えば大容量化された高密度光ディスクである旨を示す識別情報等を表現するようにしても良い。 - 特許庁 - The semiconductor memory device has the data input/output structure which has multiples of nine bits and includes mats arranged in a matrix configuration of three columns and three rows.
本発明の好適な実施の形態に係るによる半導体メモリ装置は９の倍数になるデータ入出力構造を有し、３行×３列のマトリックス形態で配列されたマットを含む。 - 特許庁 - A positioning tool 1 is attached to a cutting bit 2 having a bit section 4 having a plurality by bits 4a at intervals on the front end of a cylindrical bit main body 3 from the front end of the cutting bit.
円筒状のビット本体３の先端部に複数のビット４ａが間隔をあけて設けられたビット部４を有する切削ビット２に、その先端側から位置決め具１を取り付ける。 - 特許庁 - The values set in two registers 40, 50 are selectively switched, based on the modulated result of the pulse width modulation circuit 20, and outputted in a DAC 70 with 10 bits by the selector 60.
セレクタ６０は、２つのレジスタ４０，５０に設定された値を、パルス幅変調回路２０の変調結果に基づいて選択的に切り換えて１０ビットＤＡＣ７０に入力する。 - 特許庁 - A mantissa truncation part 3 truncates the low order bits of a mantissa part in accordance with the magnitude of the exponent part concerning the respective components α, β, and γ of a difference vector d'n subjected to the local transformation.
仮数切捨部３は、局所変換された差分ベクトルｄ'nのそれぞれの成分α，β，γに関して、指数部の大きさに応じて仮数部の下位ビットを可変に切り捨てる。 - 特許庁 - When the decoder 1 fails in the detection of the target data sink and carries out retry, an N bit shifter 8 inputs the sample signal SMP on the RAM 3 into the decoder 1 by shifting it by only a prescribed number of bits.
デコーダ1が目標のデータシンクの検出に失敗してリトライを行う時、Ｎビットシフタ8がＲＡＭ3上のサンプル信号SMPを所定のビット数だけシフトしてデコーダ1へ入力する。 - 特許庁 - This signal processing device 2 performs: (1) Down-sampling the frequency to 1/4 (48 kHz); and (2) converting the down-sampled signals into a floating point format of the quantization bit rate of 32 bits.
この信号処理装置２は、(1)周波数を１／４（48kHz）にダウンサンプリングする、(2)タウンサンプリングされた信号を量子化ビット数32Bitの浮動小数点フォーマットに変換する、という処理を行う。 - 特許庁 - Even when a quantization section 30 applies quantization to the region, since the expressional gradation, i.e. the number of bits is sufficiently maintained, the deterioration in the image quality due to the quantization can be reduced as a result.
その結果、量子化部３０で量子化されたときであっても、表現上の階調、すなわちビット数が十分に残るため、量子化による画質低下が軽減される。 - 特許庁 - The addresses of the physical channel buffer 84 are decided, corresponding to the addresses of the bits after rate matching, bit scrambling, second interleaving and physical channel mapping in a rate-matching engine 88.
物理チャネルバッファ８４のアドレスは、レートマッチングエンジン８８において、レートマッチング、ビットスクランブリング、第２インタリービング、および物理チャネルマッピングの後のビットのアドレスに対応して決定される。 - 特許庁 - Based on the number of bits NB and the time T stored in the packet information memory 52, an average bit rate calculating circuit 53 calculates an average bit rate at the unit time of an original stream.
平均ビットレート計算回路５３はパケット情報メモリ５２に記憶されているビット数ＮＢ及び時間Ｔに基づき、元ストリームの単位時間での平均ビットレートを計算する。 - 特許庁 - A seller user registers the contents to the server through the Internet for bidding and a buyer user bits for required contents from among the contents registered through the Internet.
売り主ユーザは、インターネットを介してサーバにコンテンツを入札のために登録し、買い主ユーザは、インターネットを介して登録されたコンテンツの中から必要なコンテンツに対して入札を行う。 - 特許庁 - An averaging circuit 12 averages both analog signals from the stage 11-N, while an A/D converter 13 converts the averaged analog signal to the digital signal of lower M bits.
平均化回路１２は、ステージ１１−Ｎからの両アナログ信号を平均化し、Ａ／Ｄ変換器１３は、その平均化されたアナログ信号を下位Ｍビットのデジタル信号に変換する。 - 特許庁 - On the other hand, when the digit of the highest order bit D3 is '0', the γ-correction switches 241-243 become in the ON state according to the data values of lower order bits D0-D2, and γ-correction is performed.
一方、最上位ビットＤ３のデジットが“０”であれば、下位ビットＤ０〜Ｄ２のデータ値に応じてγ補正用スイッチ２４１〜２４３がオン状態となり、γ補正が行われる。 - 特許庁 - The circuit constitution independent of the number of bits of the control data is obtained by giving a variable source 2 whose output is changed according to the control data of a logic part 1 to the operational amplifier 3 as a non-inverted input.
ロジック部１の制御データに従って出力が変化する可変電源２をオペアンプ３の非反転入力とすることで、制御データのビット数によらない回路構成となる。 - 特許庁 - Using the 15-bit main coding table, the first sub-coding table, and the second sub-coding table, prescribed connection bits are added to the code word coded with the sub-coding table so as to be connected to the code word coded with the main coding table.
さらに、副符号化テーブルとして１７ビット長の符号化テーブルを２つ必要とするため、ＤＳＶ制御頻度の向上、副符号化テーブルの大きさの削減が必要である。 - 特許庁 - The cutting bits alternately arrange outer blades and inner blades, the inner blade is vertical, and the outer blade is attached slantly, and the lower end of the bit is protruded to the outside from the outer wall of the support cylinder.
切削ビット６は、外刃と内刃が交互に並んでおり、内刃は垂直であるのに対し、外刃は傾いて取り付けられ、ビットの下端は支持筒の外壁から外に突出している。 - 特許庁 - Shafts 15a and 15b are fixed to the lower side of the first agitation bit 14, second agitation bits 16 and 16 are rotatably provided in different levels and spaced at a prescribed interval apart.
第一の攪拌翼１４下側にはシャフト１５ａ，１５ｂが固着され、第二の攪拌翼１６，１６が段違いに回転自在に設けられ、所定の間隔を持って配置されている。 - 特許庁 - Universal joints 21 and 22 are provided between the rotary shafts 5 and 6 and holding shafts 23 and 24 holding the adjusting bits 3 and 4, thereby forming a compliance mechanism to absorb axial displacement.
回転軸５，６と調整ビット３，４を保持する保持軸２３，２４との間には、自在継手２１，２２が設けられ、コンプライアンス機構を構成し、軸ずれの吸収を行うことができる。 - 特許庁 - The EFM modulator 12 selects connection bits capable of converging a DSV (Digital Sum Variation) in a state of relaxing the run lengths lit of T_min=3 and T_max=11 from the particular data after the EFM.
ＥＦＭ変調器１２では、ＥＦＭ後の特殊データに対して、Ｔ_min＝３、Ｔ_max＝１１のランレングスリミット制限を緩めた状態でＤＳＶが収束可能な接続ビットが選択される。 - 特許庁 - Buffers 34a, 34b, electrooptic converters 38a, 38b, and an optical multiplexer 40 convert the broadcast signal and the data signal into optical signals and apply time division multiplexing to the optical signals in the unit of 10 bits.
バッファ３４ａ，３４ｂ、電気／光変換器３８ａ，３８ｂ及び光合波器４０により、放送信号とデータ信号を光信号に変換し、１０ビット単位で時分割多重する。 - 特許庁 - At this time, data are compressed by a data compression circuit 54 making bits of the prescribed number simultaneously being made an object of replacement by the redundant circuit as a unit and are outputted to the memory tester 200.
このとき、冗長回路により同時に置換の対象とされる所定数のビットを単位として、データ圧縮回路５４によりデータを圧縮し、メモリテスタ２００に出力する。 - 特許庁 - An image processor 30 generates image data Dg having the smaller number of bits than image data Din, which designates respective gray levels of a plurality of pixels P arrayed like a matrix, from the image data Din.
画像処理装置３０は、マトリクス状に配列された複数の画素Ｐの各々の階調を指定する画像データＤinからこれよりもビット数が少ない画像データＤgを生成する。 - 特許庁 - The preliminary coefficient B arithmetic section 163 supplies lower-order 3-bits of an AVE and high-order 1 bit of the DR from the preliminary coefficient E arithmetic section 161 to an embedding arithmetic section 164 as a preliminary coefficient B.
予備係数B演算部１６３は、AVEの下位３ビットと、予備係数E演算部１６１からのDRの上位１ビット分を予備係数Bとして埋込み演算部１６４に供給する。 - 特許庁 - A transmission side handset transmits a payload header to a master unit after assigning and inserting multi-address transmission identification information and AM-ADDR information of a destination station into undefined bits of the payload header.
送信側子機がペイロードヘッダの未定義ビットに、同報送信識別情報と最終局のＡＭ＿ＡＤＤＲ情報を割り当て、前記各情報を挿入して親機に送信する。 - 特許庁 - A DRAM 11, a cache memory 12, a pixel processing unit 13, and a comparison unit 14, and a serial access memory 15 are formed on one semiconductor substrate so as to be made into one chip, thereby collectively transferring data of 256-bits from the DRAM 11 to the cache memory 12 at a time.
ＤＲＡＭ１１、キャッシュメモリ１２、画素処理ユニット１３、比較ユニット１４およびシリアルアクセスメモリ１５をすべて１枚の半導体基板上に形成してワンチップ化する。 - 特許庁 - The correlation processing at a first step obtains a temporary position by roughly setting a window size, the number of data bits, and a sampling interval, and then at a second step fixes the position by setting the parameters precisely around the temporary position.
相関処理はウィンドウサイズ、データビット数及びサンプリング間隔を粗く取って1回目に暫定位置を求めてから、2回目に暫定位置周囲でパラメータを細かく取って確定する。 - 特許庁 - The image data with the rearranged bit strings are recorded in a first recording area 21 from an MSB side of the image data by prescribed bits by the operation of a first recording means 13.
ビット列が並び替えられた画像データは、第１の記録手段１３の作動により、画像データのＭＳＢ側から所定ビット分が第１の記録領域２１に記録される。 - 特許庁 - Moreover, as one embodiment, multi- level display can be carried out in the still picture display mode by integrating the holding circuit of multiple bits into one pixel and by using a dot area modulation.
また、実施形態のように、多ビットの保持回路を１画素内に集積させ、面積階調を用いることで、静止画表示モードにおいて多階調の表示を行うことができる。 - 特許庁 - This is a memory device having a memory cell array 1 including at least one memory block B0-B7 equipped with a plurality of multilevel memory cells constituted to store information of N≥2 bits.
１セルにつきＮ≧２ビットの情報を記憶するよう構成された複数のマルチレベルメモリセルを具える少なくとも１つのメモリブロック(B0-B7)を含むメモリセルアレー(1)を具えるメモリデバイスである。 - 特許庁 - To provide an SIMD(Single Instruction Multiple Data) type image processor that realizes an arithmetic processing by an X-branch tree for a bit plane consisting of some bits in a plurality of data according to one instruction.
１つの命令で、複数のデータ中の或るビットで構成されるビットプレーンに対するＸ分木による演算処理を実現するＳＩＭＤ型情報処理装置を提供する。 - 特許庁 - In the random number generation device, a noise 18A outputted from a diode 10A is converted into digital data by an analog/digital(A/D) conversion mechanism 12A and some bits out of the digital data are extracted as random numbers 16A, 16B,....
ダイオード１０Ａの出力するノイズ１８Ａを、アナログ・デジタル変換機構１２Ａでデジタル・データに変換し、デジタル・データのうちの何ビットかを素乱数１６Ａ，１６Ｂ，．．として取り出す。 - 特許庁 - A block decoding algorithm decodes n weighted blocks to generate corresponding original blocks of m-bit message and reconstructs the first original block of m-bit message from a sequence of reference bits.
ブロック符号化アルゴリズムはｎ個の加重ブロックを復号化してｍビットメッセージの該当オリジナルブロックを生成し、参照ビットの列からｍビットメッセージの第１オリジナルブロックを再構成する。 - 特許庁 - When the output Sa', Sb' differ from each other, the decoder 113d adds "00" to lower orders of the outputs Sa', Sb', performs addition and averaging, and obtains an output video signal Sout of 12 bits.
デコーダ１１３ｄは、出力Ｓａ′，Ｓｂ′が異なるとき、出力Ｓａ′，Ｓｂ′の下位に「００」を付加した後に加算平均して１２ビットの出力映像信号Ｓoutを得る。 - 特許庁 - An estimated code bit calculation circuit 3 generates an estimated code bit for each of transmission code bits of the restored transmission series candidates using the transmission series candidates and the likelihood metric.
推定符号ビット計算回路３は、送信系列候補と尤度メトリックとを用いて、復元された送信系列候補の送信符号ビットに対して、推定符号ビットを生成する。 - 特許庁 - The number of drive bits is counted for each block indicative of the number of times of driving (S103), and the pulse width is determined at the time of driving with a single pulse with reference to a table based on the count (S104).
駆動数を示すブロックごとの駆動ビット数をカウントし(Ｓ１０３)、このカウント値に基づいてテーブルを参照しシングルパルスで駆動した場合のそのパルス幅を求める(Ｓ１０４)。 - 特許庁 - There is provided a plastic design tile producing method, according to which the thermoplastic synthetic resin bits (a-n) which are different in color, pattern, and shape, are assembled into a tile, and then integrated by high-frequency heating into the plastic design tile.
色彩や模様・形状の異なる熱可塑性合成樹脂小片（ａ−ｎ）を組み合わせてタイル状とし、高周波加熱により一体化せしめるプラスチックデザインタイルの製造方法。 - 特許庁 - The addition result of 2m+n-1 bits of the full adder 13 is held in a data latch circuit 14, and shifted to the right by one bit and returned to an input terminal B of the full adder 13.
２ｍ＋ｎ−１ビットの全加算器１３の加算結果はデータラッチ回路１４に保持されると共に、１ビット右シフトされて全加算器１３の入力端子Ｂへ戻される。 - 特許庁 - A false noise generation section 12 generates a noise value N for false expression of the number of gray scales by display data D2 of the number of bits smaller than that of display data D1.
擬似ノイズ発生部１２は、表示データＤ1よりもビット数が少ない表示データＤ2によって表示データＤ1と同等の階調数を擬似的に表現するためのノイズ値Ｎを発生する。 - 特許庁 - To quickly make response in the case of a high transfer rate by making a response time of a control loop and the number of data bits almost constant even when the transfer rate is changed from a low rate to a high rate.
低速から高速まで転送レートが変化しても、制御ループの応答時間とデータビットの数をほぼ一定にすることで、高速時にすばやい応答を可能にする。 - 特許庁 - As a grayscale voltage generator, a circuit formed by connecting two or more resistances, having the same resistance value in series is used, and grayscale voltages which are as many as the second number of bits are generated at equal intervals.
階調電圧生成部は、同じ抵抗値の抵抗を２以上直列に接続した回路を用い、第２ビット数と同数の種類の階調電圧を等間隔で生成する。 - 特許庁 - For example, the gray code changes by 1 bit in the case of compression but it changes by 2 bits from its original value in the case of tampering, so that it can be recognized as tampering.
例えば、圧縮処理の場合にはグレイ符号が１ビット変化するのに対して、改ざんの場合には、元の値とは２ビット変化することになるので、改ざんと認識できる。 - 特許庁 - In response to a detection command signal ST, the start code detecting part 101 starts detecting the start code from a data position preceding to the leading data of the start code just for the predetermined number of bits.
スタートコード検出部１０１は、検出指令信号ＳＴに応じて、スタートコードの先頭データよりも所定のビット数だけ手前のデータ位置からスタートコードの検出を開始する。 - 特許庁 - That is, the execution order of the image processings is determined to be the descending order of the number of the bits of the gradation to express pixels concerning the image data to be treated in each image processing.
即ち、各画像処理が取り扱うことのできる画像データについての画素を表現する階調のビット数の降順となるように画像処理の実行順序を定める。 - 特許庁 - An adder 26 adds a Q output of a DFF 28 of N+M bits to a frequency setting value from an input terminal 14 and applies an addition result to a D input of the DFF 28.
加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。 - 特許庁 - Prediction processing is performed for judging whether the code range specified with the plurality of approximated code range specifying values specify is included in a section defined by the number of bits of an output code.
近似された複数の符号範囲特定値が特定する符号範囲が、出力符号のビット数によって規定される区間内に含まれるか否かを判定する予測処理を行う。 - 特許庁 - The PCCMPS machine includes a motor-powered cutting head (114) that can drive detachable bits, cut, shape, and rout a workpiece by processor and computer control.
ＰＣＣＭＰＳ機は、取り外し可能な加工刃を駆動し、プロセッサコンピュータ制御に基いて工作物を穴あけ、切削、形削り、および溝切りするモータ駆動切削ヘッド（１１４）を備えている。 - 特許庁 - The communication device on the reception side receives, as valid data, either one bit data after a second bit among the data group having the same data of at least continuous two bits of the received data.
受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 - 特許庁 - A control unit 4 is provided in its inside with a memory storing a sequence pattern obtained by combining a plurality of patterns consisting of a plurality of bits and a caller identification number (telephone number) so that they are correlated with each other.
制御部４内には、複数ビットからなるパターンを複数組み合わせたシーケンスパターンと、発信者識別番号（電話番号）とを対応させて記憶したメモリが設けられている。 - 特許庁 - Gradation image data in 8-bits whose resolution is converted into that of a print level are read from a page memory of a RAM (S31), and to which cell of a dither matrix a target pixel corresponds is discriminated (S34).
プリントレベルの解像度に変換された８ビット階調画像データをＲＡＭのページメモリから読み出し（Ｓ３１）、注目画素がディザマトリクスのどのセルに相当するのか判断する（Ｓ３４）。 - 特許庁
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