「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 84 85 86 87 88 89 90 91 92 .... 123 124 次へ＞- The number of extreme values is increased by the effect of white noise attached to the objective image data Vdg1, and the number of quantization bits set accordingly is decreased so as to make accurate coding difficult.
対象となる画像データVdg1に付加されているホワイトノイズの影響により極値が増えてしまい、それに応じて設定される量子化ビット数が少なくなり、正確に符号化を行うことが困難になる。 - 特許庁 - Next, the CPU 32 sets 2nd addresses obtained by changing the logical value of each check object bit as many as the number of check object bits and writes 2nd data being different from the 1st data in each of the addresses.
次に、ＣＰＵ３２は、各チェック対象ビットの論理値を変化させた第２のアドレスをチェック対象ビットの数だけ設定して、それぞれのアドレスに第１のデータとは異なる第２のデータを書き込む。 - 特許庁 - In an A/D converter 20, a first A/D converting part 32 converts an input voltage Vin into a digital value of predetermined bits and outputs the digital value to a digital output circuit 48 and a D/A converting part 34.
ＡＤ変換器２０において、第１ＡＤ変換部３２は入力電圧Ｖｉｎを所定ビットのデジタル値に変換してデジタル出力回路４８とＤＡ変換部３４に出力する。 - 特許庁 - To provide an optical packet transmitter and an optical packet receiver which separate optical packets with a short delay time without need of adding unit bits for separating optical packets per address.
宛先別の光パケットを分離するための特有なビットを付加する必要がない、各光パケットを小さな遅延時間で分離できる光パケット送信装置及び光パケット受信装置を提供する。 - 特許庁 - The LSB and a plurality of upper bits of the first digital signal is operated again by an EXORf to restore the original digital signal, and this signal is inputted to the DACd and is converted to an analog signal.
そして、再びＥＸＯＲｆが第１のデジタル信号のＬＳＢと上位の複数ビットとの排他論理和を取って元のデジタル信号にしてＤＡＣｄへ入力し、アナログ信号に変換する。 - 特許庁 - A comparator 25 compares the data stored in the bank 19 at present with the upper four bits of newly inputted input voice data, and when both the data do not coincide with each other, an 'H' level is sent to a latch element 24.
比較回路２５は、現在の上位レジスタバンク１９の保持データと新たに入力された入力音声データの上位４ビットを比較し、不一致の場合に“Ｈ”レベルをラッチ素子２４に送出する。 - 特許庁 - An emergent mode determining section 142 determines that the amount of encoding for a next picture is about to exceed an upper limit value when target bits calculated by a rate control section 118 exceed a predetermined upper limit value.
緊急モード判定部１４２は、レート制御部１１８により算出されターゲットビットが所定の上限値を超える場合、次のピクチャの符号量が上限値を超えそうであると判定する。 - 特許庁 - Thus, the delay amount can be adjusted in 8 stages, on the basis of the delay data signal in 3 bits, the delay amount can be set minutely and the delay amount can simply be controlled.
したがって、３ビットの遅延データ信号に基づいて遅延量を８段階に調節可能であり、細密に遅延量を設定することができるとともに、簡易に遅延量を制御することができる。 - 特許庁 - A constitution input/output circuit is provided with plural constitutable input/output elements and one of the plural bits of the data bus is connected to corresponding one input/output terminal for the respective input/ output elements.
構成入出力回路は複数の構成可能入出力素子を有し、各入出力素子はデータバスの複数のビットの１つを対応する１つの入出力端子に接続する。 - 特許庁 - When the data to be transmitted are divided into blocks, one block is given variable length up to M bits; and the first block has ≤M-bit length and the second and succeeding blocks have M-bit fixed length.
送信すべきデータを複数のブロックに分割するときに、１ブロックを最大Ｍビットまでの可変長とし、最初の１ブロックめをＭビット以下、２ブロックめ以降をＭビット固定長とにブロック分割する。 - 特許庁 - The second parity code is a code common to all the bits of a plurality of the first parity codes, so that the second parity code can be generated by a single operation and detection of the error of the first parity code in a single operation.
第２パリティコードは、複数の第１パリティコードの全ビットに共通のコードであるため、１回の演算で第２パリティコードを生成でき、１回の演算で第１パリティコードのエラーを検出できる。 - 特許庁 - When the number of times of a transition of a state is equal to or less than 2^m and a value of the branch metric of each branch is expressed by n bits, a bit width of the calculator 5 and the pass metric holding register 7 is equal to or more than m+n.
ステートの遷移の回数が２のｍ乗以下であり、各ブランチのブランチメトリックの値をｎビットで表現した場合に、演算部５とパスメトリック保持レジスタ７のビット幅はｍ＋ｎ以上である。 - 特許庁 - Also, when the bits are in a state in which the flag of the CGMS-D is detected and it is indicated that indication is performed for a recording apparatus so as to conform to it, the recorder does not take in input data of contents.
また、ＣＧＭＳ−Ｄのフラグを検知してそれに従うよう記録装置に指示することを示す状態であれば、記録機は入力されたコンテンツのデータの取り込みを行わない。 - 特許庁 - If non-coincidence is determined as the result of the comparison, bits of an FCS, for example, in the frame FR for which non-coincidence is determined are inverted and sent to a post stage as a discard frame FR_-DSP, or the frame FR is discarded.
該比較の結果、不一致と判定した場合には、不一致と判定されたフレームFR内の例えばFCSをビット反転し、廃棄フレームFR_DSPとして後段に送出するか、又はフレームFRを廃棄する。 - 特許庁 - Thereby, it is not required that D flip-flop of the same number as the number of bits of a synchronizing signal pattern are to be used.
そして、最後のパターン区分の設定信号レベルと同一の信号レベルでの入力信号ＤＩの入力ビット数を計数し終えた時刻がｔeと一致した場合、同期信号を検知したとする。 - 特許庁 - To prevent any bit column which is the same as a frame synchronizing code (m bits) from being generated, even when performing XOR arithmetic operations with a scramble code, when the frame synchronizing code is used from the scramble code, and to obtain secrecy of data by sharing the scramble code by a transmitter and a receiver.
スクランブル符号にフレーム同期符号（ｍビット）を使用するとき、スクランブル符号でＸＯＲ演算してもフレーム同期符号と同じビット列が発生しないようにすること。 - 特許庁 - To provide data transmission equipment and method for transmitting data shifted for a certain number of bits without intervention of a central processing unit, when the data is transmitted from a first storage unit to a second storage unit.
本発明はメモリに貯蔵されているデータを他のメモリに移動させる装置及び方法に関し、特にデータの移動時、特定ビット数だけシフトした後、他のメモリに移動させる装置及び方法に関する。 - 特許庁 - To improve a compression rate or image quality, in the case that the number of bits per pixel of image data is reduced by performing pseudo high gradation processing after image processing, and further, the image data is compressed.
画像処理後に擬似高階調化処理を行って画像データの１画素当りのビット数を減少させ、更に画像データを圧縮する場合に、圧縮率の向上又は画質の向上を実現する。 - 特許庁 - Then, this count data is divided into two pieces of divided data consisting of a high- order byte and a low-order byte, and two storage areas of 1-byte (8 bits) constitution are provided in a serial EEPROM (storage element).
そして、このカウントデータを上位バイトと下位バイトとの２つの分割データに分割するとともに、シリアルＥＥＰＲＯＭ（記憶素子）に１バイト（８ビット）構成の記憶領域を２個設けている。 - 特許庁 - In case of A3 size, outputs from OR circuits 48-0 to 48-7 corresponding to all bits are "0" and all STR signals are selected sequentially from STR generating circuits 49-0 to 49-7.
Ａ３サイズの場合、全ビットに対応するＯＲ回路４８−０、……、４８−７の出力が「０」でＳＴＲ生成回路４９−０、……、４９−７から順次、全ＳＴＲ信号が選択される。 - 特許庁 - A wire connection matrix 12 rearranges signals of eight bits output from the data converter 11 according to a zigzag scanning rule and outputs them to corresponding output terminals among 64 output terminals.
結線マトリックス１２では、データ変換部１１から出力される８ビットの信号を、ジグザグスキャン則に従って並べ替えて６４の出力端子の内の該当する出力端子に出力する。 - 特許庁 - To distribute the effects of gap generation over an interleave period by determining the number of gap generation bits being used in interleave, even in an arrangement in which the rate matching is carried following to frame division after interleave.
インタリーブ後のフレーム分割後にレートマッチングを行う構成であっても、インタリーブにおいて使用するギャップ生成ビット数を決定し、ギャップ生成による影響をインタリーブ周期に分散すること。 - 特許庁 - In one of the preferred implementations, the programming mechanisms contain a control register, which has programmable bits that can specify the write recovery time responding to their bit value.
好ましい実施形態では、このプログラミング機構は、制御レジスタを含み、この制御レジスタは、そこに書き込まれるビット値に応じて書込み回復時間を指定することを可能にするプログラマブル・ビットを備えている。 - 特許庁 - The signal control part further divides one frame into 2^k sub frames, selects sub frames on the basis of the upper k bits of the first video signal and outputs the second video signal to selected respective sub frames.
信号制御部は更に、１フレームを2^k個のサブフレームに分け、第１映像信号の上位kビットに基づいてサブフレームを選択し、選択された各サブフレームに第２映像信号を出力する。 - 特許庁 - A data part 23 for restoration expressing an image for restoration configured by dots for restoring one or two or more bits constituting the image data by optical scanning is generated from the image data.
画像データを構成する１又は２以上のビットを光学的な走査によって復元可能なドットで構成される復元用画像を表す復元用データ部２３を画像データから生成する。 - 特許庁 - In the case of transmitting data from the wireless device, the data with a check sum attached to them are transmitted, where total number of bits of an ID, the data and the check sum gives a prescribed value.
ワイヤレス機器から送信データを送信する場合、送信データとして、送信すべきデータに、ＩＤと送信すべきデータとチェックサムとの総和が所定の値となる上記チェックサムを付加したものを送信する。 - 特許庁 - Making up a reference voltage generating circuit with only a simple resistor divider allows a scale of the reference voltage generating circuit for the parallel type A/D converter converting the lower bits to be minimized.
基準電圧発生回路を簡単な抵抗比のみでの構成することにより、下位ビットを変換する並列型ＡＤコンバータの基準電圧発生回路の規模を最小にすることが可能となる。 - 特許庁 - Quantization information is obtained which is quantized into a prescribed number of bits representing the character of the plurality of particles, First and second sets of data for classification are generated from the obtained quantization information.
複数の粒子の特徴を示す所定のビット数に量子化された量子化情報を取得し、取得した量子化情報から、第１の分類用データと第２の分類用データを生成する。 - 特許庁 - A transmitter side 10 respectively divides input signals D2 and ST2 at an 'H' period and an 'L' period of a clock signal CLK, and multiplexes (selects) divided half-bits.
送信側１０では、入力信号Ｄ２および入力信号ＳＴ２をクロック信号ＣＬＫの「Ｈ」領域および「Ｌ」領域でそれぞれ分割し、それぞれ分割された半ビットを多重（選択）化する。 - 特許庁 - The status information 105: stores information indicating with which processing unit the cache line is shared in bits S1 to S4; and stores information indicating whether the data of the cache line are rewritten or not in a bit m.
状態情報105は、どのプロセッシングユニットとキャッシュラインを共有しているかを示す情報をS1〜S4ビットに保持し、また、そのキャッシュラインのデータが書き替えられたか否かの情報をmビットに保持している。 - 特許庁 - The subordinate PC arithmetic unit 405 adds or subtracts the current value of a subordinate PC 404 and values of the lower three bits of the PC relative value and transmits operation results to the subordinate PC 404 as update values.
下位ＰＣ演算器４０５は、現在の下位ＰＣ４０４の値と、ＰＣ相対値の下位３ビットの値とを加算又は減算し、その演算結果を更新値として下位ＰＣ４０４に送る。 - 特許庁 - The SGT has bits as many as the number of files in all the folders read out of the CD 11, the bit corresponding to the first file of each of folders is set to '1' and the bit corresponding to the other file is set to '0'.
ＳＧＴは、ＣＤ１１から読み出された全フォルダ内のファイルの数と同数のビット数を有し、各フォルダの最初のファイルに対応するビットが“１”、その他のファイルが“０”に設定されている。 - 特許庁 - In the positioning device for moving and positioning an object by a motor, analog detection signals of a position sensor are converted into digital signals of (m+n) bits (where m and n are integers).
対象物をモータにより移動し、位置決めする位置決め装置において、対象物の位置を検出する位置センサの検出信号を（ｍ＋ｎ）ビットのデジタル信号（ｍ，ｎは整数）にアナログ・デジタル変換する。 - 特許庁 - The slave PC computing element 405 adds or subtracts the current value of a slave PC 404 and the value of low-order 3 bits of the PC relative value and sends the operated result to the slave PC 404 as an update value.
下位ＰＣ演算器４０５は、現在の下位ＰＣ４０４の値と、ＰＣ相対値の下位３ビットの値とを加算叉は減算し、その演算結果を更新値として下位ＰＣ４０４に送る。 - 特許庁 - Image data stored in an RAM 5 is read out temporarily, the number of pixels of the image data is inputted as address information to a number of pixel count LUT 11, and the number of bits where data (pixel) exists is outputted.
ＲＡＭ５に記憶の画像データを一旦読み出し、画素数カウントＬＵＴ１１に画像データの画素数をアドレス情報として入力し、画像データにてデータ（画素）が存在するビット数を出力。 - 特許庁 - To achieve branching and subroutine branching by minimizing an increase in logical/physical scales, maintaining compatibility with existing CPUs, and determining the state of the bits of data at an arbitrary address in a memory.
論理的・物理的規模の増大を最小限とし、既存のＣＰＵと互換性を維持しつつ、メモリ上の任意のアドレスのデータのビットの状態を判定して、分岐及びサブルーチン分岐を可能にする。 - 特許庁 - An error correction coding circuit 1 and an error correction decoding circuit 2 generate an error correction code and perform error correction to data of a 32-bit (the number of unit bits for error correction) unit.
誤り訂正符号化回路１、および誤り訂正復号化回路２は、３２ビット（誤り訂正の単位ビット数）単位のデータに対して、誤り訂正符号の生成、および誤り訂正を行う。 - 特許庁 - When a channel setting section 10 designates the channel number CH, a decoder 30 interprets the values of the bits b1 to b0 read from the table 20 and the result is given to a selector 40 as a selection signal.
チャネル設定部１０からチャネル番号ＣＨが指定されると、テーブル２０から読み出されたビットｂ１〜ｂ０の値がデコーダ３０で解読され、セレクタ４０に選択信号として与えられる。 - 特許庁 - A counter constituting a read-out bank flag 4 and a write-in bank flag 5 is made a ring counter and this ring counter is constituted so that only 1 bit is made '1' out of plural bits constituting a memory bank.
読み出しバンクフラグ４と書き込みバンクフラグ５とを構成するカウンタをリングカウンタとし、このリングカウンタをメモリバンクを構成する複数ビットのうち、１ビットのみを“１”とするように構成する。 - 特許庁 - As a result, a thinning arithmetic section 107 receives n-sets of pixel data in m-bits in source data 1 and receives data 2 that denote whether or not the data 1 are thinning object pixels.
この結果、間引き演算部１０７は、ソースデータ１内のｍビットで表される画素データをｎ個入力すると共に、ソースデータ２で示される間引き対象の画素かどうかのデータを入力する。 - 特許庁 - As the intensity of the received ultrasonic waves significantly varies according to subjects, the quality of an image is good if the number of bits converted by the AD converter is large but the circuit scale of the digital phaser and the adder is large.
受信する超音波の強度は被検体によって大幅に変化するので，ＡＤ変換器の変換ビット数が大きいと画質は良くなるが，ディジタル整相器・加算器の回路規模が大きくなる。 - 特許庁 - Alternatively, a word unit constituted of only a 4channel bits data part (having a predetermined value in which a mark duty ratio to the channel bit is less than 100% in this case) is formed.
あるいは、４チャネルビットのデータ部のみから成るワード単位（但し、この場合には、チャネルビットに対するマークデューティ比が１００％未満の所定値を有するものとされる）を形成することとする。 - 特許庁 - To minimize the entire circuit scale of the trellis decoder by minimizing the number of bits of an input signal to a delay circuit, so as to reduce the number of components of the delay circuit as much as possible.
トレリスデコーダにおいて、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくすること。 - 特許庁 - At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.
マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁 - To provide a text data display apparatus which can deal with a plurality of character code displays without increasing the number of bits with respect to 8-bit original data and capable of simplifying a processing.
８ビットの元データに対してビット数を増やすことなく複数の文字コード表示に対応可能となり、処理を単純化することができるテキストデータ表示装置を提供することを目的とする。 - 特許庁 - The multilevel image data of a prescribed block size are decomposed into orthogonal transformation coefficients, an amplitude distribution for each space frequency is detected, classification into image modes is performed and they are converted to the intrinsic number of bits for each image mode.
所定ブロックサイズの多値画像データを直交変換係数に分解し、空間周波数毎の振幅分布を検出し画像モードに分類する一方、画像モード毎に固有のビット数に変換する。 - 特許庁 - Data containing two or more bits may be stored in a memory cell by representing such data by a memory cell state that is characterized by a plurality of state variables that are independent of one another.
互いに独立な複数の状態変数によって特徴付けられるメモリ・セルの状態によりデータを表すことによって、２つ以上のビットを含むデータをメモリ・セルに記憶することができる。 - 特許庁 - The control and indicator channels are individually power controlled by each wireless device such that the signaling and RL PC bits sent on these channels for the wireless device are reliably received.
制御および指標チャンネルは、無線装置のためのこれらのチャンネル上で送られるシグナリングおよびRL PCビットが信頼して受信されるような各無線装置によって個々に電力制御される。 - 特許庁 - The magnetic memory cell is constituted with a plurality of magnetic recording bits 31 to 34 arranged on a spin accumulating layer 1 and a detector, and the large capacity magnetic memory is constituted by combining a large number of magnetic memory cells.
スピン蓄積層１上に配置した複数の磁気記録ビット３１〜３４と、１つの検出部によって磁気メモリセルを構成し、その磁気メモリセルを多数組み合わせて大容量磁気メモリを構成する。 - 特許庁 - To achieve a low bit error rate by preventing signal resolution from being deteriorated and a signal to noise ratio from being reduced by transition curvature between non-symmetrical bits in a magnetic head used for a single recording system.
シングル記録方式に用いる磁気ヘッドおいて、非対称なビット間転移湾曲によって、信号分解能が劣化ならびに信号対ノイズ比が低下することを防ぎ、低いビット誤り率を実現する。 - 特許庁
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