「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 85 86 87 88 89 90 91 92 93 .... 123 124 次へ＞- The storage device includes: a nonvolatile memory cell array; and a memory control circuit executing data write into and data read from the memory cell array in access units of N bits (N is a prescribed integer of 2 or above).
記憶装置は、不揮発性のメモリーセルアレイと、Ｎビット（Ｎは２以上の所定の整数）のアクセス単位でメモリーセルアレイのデータ書き込みとデータ読み出しを実行するメモリー制御回路と、を備える。 - 特許庁 - To provide a multi-plane type flash memory for improving operation speed and data throughput by simultaneously performing programming and read operations for plural planes in response to a chip enable signal containing plural bits.
マルチプレーン型フラッシュメモリにおいて、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラムおよび読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させる。 - 特許庁 - Thus, the number of bits of information output by the trace buffer is minimized and the number of external terminals of the semiconductor integrated circuit necessary for debug including trace of the supply current value is decreased.
これにより、トレースバッファから出力される情報のビット数を最小限にでき、電源電流値のトレースを含むデバッグに必要な半導体集積回路の外部端子数を少なくできる。 - 特許庁 - When the rank indicator is reported to the base station, before the category information of the user device is advised to the base station, the RI generator generates the rank indicator in which the number of bits is known to the user device and the base station.
ユーザ装置のカテゴリ情報を基地局に通知する前に、ランクインジケータを基地局に報告する場合、RI生成部は、ユーザ装置及び基地局にとって既知のビット数のランクインジケータを生成する。 - 特許庁 - In the memory, an address diving circuit divides an (s+t)-bit internal address signal into an s-bit row address signal and a column address signal having (t) bits (t is smaller than s) by responding to the internal address signal.
アドレス分配回路が、（ｓ＋ｔ）ビットの内部アドレス信号に応答して、内部アドレス信号を、ｓビットの行アドレス信号と、ｓよりも小さいｔビットの列アドレス信号とに分配する。 - 特許庁 - A counter 33 counts outputs from the decoder 32 and outputs a delay signal when the count result reaches the number nc (the number decided according to data DH of the high-order 4 bits of the digital value).
カウンタ３３は、デコーダ３２の出力を計数し、計数結果が設定された回数nc（ディジタル値の上位４ビットのデータＤHにより決まる回数）と等しくなったとき遅延信号を出力する。 - 特許庁 - When an input signal Di of 8-bit width is inputted, an interface 11 successively stores the input signal Di in each 8-bit unit for eight cycles, and writes data in a storage part 12 as the bit width of 64 bits.
８ビット幅の入力信号Ｄｉを入力し、インターフェース１１で入力信号を８ビット単位で８サイクルかけて順次格納し、ビット幅を６４ビットにして記憶部１２に書き込む。 - 特許庁 - To provide a receiver for block conversion coded data that can enhance error correction capability of important words, while suppressing increase in redundancy by inserting low-order n-bits of a sum of the important words which are generated during block coding into transmitted data.
ブロック符号化で発生した複数の重要語の加算値の下位ｎビットを伝送データ中に挿入して、冗長度の増大を抑えながら重要語のエラーの訂正能力を高める。 - 特許庁 - Voltage between VL and VH is divided by 4 resistors 31_1 to 31_4, 4 kinds of divided voltage are created, and corresponding voltage is selected by a selector 40 according to the lower-order 2 bits of the digital signal DI.
電圧ＶＬ〜ＶＨは、４個の抵抗３１_１〜３１_４で分圧されて４種類の分圧電圧が生成され、ディジタル信号ＤＩの下位２ビットに従って該当する電圧がセレクタ４０で選択される。 - 特許庁 - To obtain a high image quality printout by suppressing the increase of the compression rate of the raster data for background more than necessary at the time of a fall back and by generating exact attribute bits.
フォールバック時にバックグラウンド用のラスタデータの圧縮率を必要以上に高めることを抑制し、正確な属性ビットを生成することにより高画質な印刷出力を得ることを目的とする。 - 特許庁 - Further, the memory system 10 includes a control unit 12 which performs writing operation of N pages having different writing times, respectively, when writing N bits in each of the memory cells and switches the channels in each writing operation of N pages.
さらに、メモリシステム１０は、メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネルを切り替える制御部１２を含む。 - 特許庁 - To provide a nonvolatile semiconductor memory device in which defect of bits caused by the variations in the processed shape is suppressed, while malfunction of a memory cell and leak are hard to occur, resistance to the outside noise is high, and which is inexpensive.
加工形状バラツキによるビット不良が抑制されると共に、メモリセルの誤動作やリークが起き難く、外部ノイズに対する耐量が高い、安価な不揮発性半導体記憶装置を提供する。 - 特許庁 - To read the identification information from the magnetic recording medium, bits of recorded information identical in a magnetization direction are erased from the magnetic recording layer on the recessed and projected pattern 2a of the reproducing only area 5.
この磁気記録媒体から識別情報を読み取る場合、再生専用領域５の凹凸パターン２ａ上における磁気記録層に対して、着磁方向を同一にする記録情報の消去を行う。 - 特許庁 - The reflection unit configures a transmission frame with a variable length comprising: data length information bits representing a data length; and a data sequence with a length depending on the data length information, and transmits the transmission frame by the stop and wait method.
反射器は、データ長を表すデータ長情報ビットとデータ長情報に応じた長さのデータ列からなる可変長の送信フレームを構成し、ストップ・アンド・ウェイト方式で送信する。 - 特許庁 - In a shown serial transfer circuit, the edge of a serial data input signal (a) is detected by an edge detection circuit 101 and the data width of α (α is a positive integer) bits is counted up by a counting-up counter 104.
図２におけるシリアル転送回路において、シリアルデータ入力信号ａのエッジをエッジ検出回路１０１で検出し、α（αは正の整数）ビットのデータ幅を計数カウンタ１０４で計測する。 - 特許庁 - An operation clock selector 20 selects a clock signal subjected to 1/2^j frequency division as an operation clock signal CLK when low order j bits of an initial value LD is 0, and supplies the selected signal to a counter 30.
動作クロック選択部２０では、初期値ＬＤの下位ｊビットが０のときに、１／２^ｊに分周されたクロック信号を動作クロック信号ＣＬＫとして選択してカウント部３０に供給する。 - 特許庁 - An alternate polarization PSK (APol-PSK) signal is generated, by alternating the polarization of the optical signal using a modulator such that successive optical bits have substantially orthogonal polarizations.
連続光ビットが実質的に直交偏光を有するように、変調器を使用して光信号の偏光を交代させることによって、交代偏光ＰＳＫ（ＡＰｏｌ−ＰＳＫ）信号を生成する。 - 特許庁 - An encoded information operation part 601 performs error detection of basic layer encoded information, 1st extension layer encoded information, and 2nd extension layer encoded information by using transmission error detection bits.
符号化情報操作部６０１は基本レイヤ符号化情報、第１拡張レイヤ符号化情報及び第２拡張レイヤ符号化情報について伝送誤り検出ビットを用いて誤り検出を行う。 - 特許庁 - At a point in time when the number of bits is counted for one page, the count of a count register 13 is added to previously counted total number of pixels of an NVRAM 14 and the number of pixel information is updated thus completing counting of the number of pixels.
１ページ分カウントした時点で、カウントレジスタ１３の値をＮＶＲＡＭ１４の以前カウントした総画素数の値に加算し、画素数情報を更新して画素数カウントを完了する。 - 特許庁 - A first and a second information appended portions 11 and 12 append a first and a second parity bits, to a bit string of identification information and a bit string of a predetermined main part of data contained in a bit string of transmission information.
伝送情報のビット列に含まれる識別情報のビット列と所定のデータ本体のビット列に、第１および第２情報付加部１１，１２によって第１および第２のパリティビットを付加する。 - 特許庁 - In turn, a receiving side determines whether the communication speed is appropriate for the line quality on the basis of the number of error bits in the received test data and informs the transmitting side of an affirmative or negative response.
一方、受信側は受信した前記テストデータ内のエラービット数からその通信速度が回線品質に適しているかどうか判定し、肯定又は否定応答を送信側に通知する。 - 特許庁 - A gradation conversion means 34 acquires the generated frame image Fm for which the integer part is gradation-expressed by 10 bits by using the data of the integer part and the data of the fractional part of the generated frame image Fm.
階調変換手段３４は、生成フレーム画像Ｆｍの整数部分のデータと端数部分のデータを用いて、整数部分を１０ビットで階調表現した生成フレーム画像Ｆｍを取得する。 - 特許庁 - To provide an analog/digital converter, by which first and second analog output voltages (V_1 and V_2) obtained from a digital signal of several bits are maintained stable, when an input voltage (Vagc) does not change.
入力電圧（Ｖａｇｃ）の無変化時に、複数ビットのデジタル信号から得られた第１、第２のアナログ出力電圧（Ｖ１、Ｖ２）を安定状態に維持するアナログ−デジタル変換器を提供する。 - 特許庁 - An error detection correction circuit 8 detects an error of three bits or more of the read data on the basis of a comparison result from the ECC code comparison circuit 6 or a comparison result from the count number comparison circuit 7.
誤り検出訂正回路８は、ＥＣＣコード比較回路６からの比較結果またはカウント数比較回路７からの比較結果に基づいて、読み出しデータの３ビット以上の誤りを検出する。 - 特許庁 - That decision include, for example, a decision as to whether a color data ratio (ratio of a color data amount in bitmap image data to the number of the entire bits about an original) is less than a determination reference.
この判定には、たとえば、カラーデータ率（ビットマップ画像データにおけるカラーデータ量の、原稿についての全ビット数に対する割合）が判断基準未満であるか否かの判定が含まれる。 - 特許庁 - The image data in the retrieval range of a retrieval frame are supplied to a bit mask circuit 22, which sets the data of bits to '0' in order of from the LSB to the MSB and supplies them to the moving vector detecting circuit 11.
検索フレームの検索範囲の画像データは、ビットマスク回路２２に供給され、LSBからMSBに向かう順番で、ビットのデータが”０”に設定され、動きベクトル検出回路１１に供給される。 - 特許庁 - The image quality control section 23 decides the encoding object by shifting the transform coefficient of each band component by the number of bits corresponding to the priority according to priority data PD obtained from a priority table 24.
画質制御部２３は、優先度テーブル２４から得た優先度データＰＤに従って、各帯域成分の変換係数を優先度に対応するビット数だけシフトさせて前記符号化対象を決定する。 - 特許庁 - To attain the high speed of a file processing rate of a disk storage device by using an access arm to which plural heads are attached and performing simultaneously the data-transferring of plural bits to one surface of the disk.
この発明は複数のヘッドを取り付けたアクセスアームを用い、ディスクの片面に対し複数ビットを同時にデータ転送することにより、ディスク記憶装置のファイル処理速度の高速化を図る。 - 特許庁 - An address control circuit outputs an exclusive OR of the control signal and at least one bit of the first bit string as an internal address signal together with the remaining bits of the first bit string and the second bit string.
アドレス制御回路は、制御信号と第１ビット列の少なくとも１ビットとの排他的論理和を、第１ビット列の残りのビットおよび第２ビット列と共に内部アドレス信号として出力する。 - 特許庁 - A detection section 42 outputs the uppermost bit of the output of the adder 41 as phase information, and at the same time outputs a row of bits excluding the uppermost bit as corrected correlation value data.
検出部４２は、加算器４１の出力の最上位ビットを位相情報として出力するとともに、その最上位ビットを除くビット列を修正された相関値データとして出力する。 - 特許庁 - A voltage arithmetic circuit 1312 operates the applied voltages and application times calculated by the bits to perform conversion into a V1 (MV1) voltage and its bit width and sign bit and a V2 (MV2) voltage of one pulse.
電圧演算回路１３１２は各ビットで算出された印加電圧と印加時間を演算し、Ｖ１（ＭＶ１）電圧とそのビット幅と符号ビットおよび１パルスのＶ２（ＭＶ２）電圧に変換する。 - 特許庁 - The second converter comprises a converting adapting means for converting the voltage pixel signal into bits equal to or less than M in response to an N-bit binary word from the first converter.
第２の変換器は、第１の変換器からのＮビット・バイナリ・ワードに応じて、電圧ピクセル信号をＭに等しいかまたはそれよりも少ないビットに変換するための変換適合手段を備える。 - 特許庁 - Since the coincidence/-non-coincidence of the lower twelve bits of a virtual address is judged only by a carry signal, the coincidence/non- coincidence of the virtual address can be judged before completing the addition processing of the adder.
仮想アドレスの下位側12ビットについては、キャリー信号だけで一致不一致の判断を行うため、アダーでの加算処理が完了する前に、仮想アドレスの一致／不一致の判断を行うことができる。 - 特許庁 - In a branch metric calculation section 11, word split circuits 2a-2c split metric data 1-3 from latch circuits 1a-1c into 1-bit code and a metric in (k-1) bits that are respectively least values.
ブランチメトリック算出部１１において、ラッチ回路１ａ〜１ｃからのメトリックデータ１〜３を、それぞれ最も少ない１ビットの符号及びｋ−１ビットのメトリックに、ワードスプリット回路２ａ〜２ｃで分割する。 - 特許庁 - In a timing controller 14, a data signal X of upper 8 bits is extracted from the data signal, and a data signal X+1 in which one grayscale is added to the data signal X is generated.
タイミングコントローラ１４では、データ信号から上位８ビットのデータ信号Ｘが抽出され、このデータ信号Ｘに対して１階調が追加されたデータ信号Ｘ＋１が生成される。 - 特許庁 - The CPU extracts bit data needed for the gradation display from the picture data obtained from the peripheral circuit and generates respective bit data (data for transfer) which are made to be continued in 8 bits to store them in the frame memory.
ＣＰＵは、周辺回路より取得した画像データから階調表示に必要なビットデータを抽出し、８ビットで連続させた各ビットデータ（転送用データ）を生成してフレームメモリに格納する。 - 特許庁 - Thus, when a user selects the character mode according to its photographing purpose or the like, since the digital camera can record the digital data in a small number of bits, the number of images recordable on the memory card 50 can be increased.
従って、ユーザの撮影目的等により文字モードが選択されると、少ないビット数でデジタルデータが記録されるため、メモリカード５０に記録できる撮影枚数を増やすことができる。 - 特許庁 - When a first parity code of read-out data is different from a first parity code of write-in data, it is found that one memory cell in which two bits data are both errors exists.
読み出しデータの第１パリティ符号が、書き込みデータの第１パリティ符号と全て異なるときに、記憶している２ビットのデータがともに誤りであるメモリセルが一つ存在することが検出される。 - 特許庁 - Bits of an input signal are modulated onto the carrier signals having the substantially scrambled phase characteristic to produce a transmission signal with a reduced peak to average power ratio (PAR).
入力信号のビットは、低減されたピーク対平均値パワー比（ＰＡＲ）を有する送信信号を生成するため、前記実質的にスクランブルされた位相特性を有する前記キャリア信号上に変調される。 - 特許庁 - One station is identified by another station by using bits in the preamble of a packet to indicate which PHY type will be used in the remaining portion of the packet.
ある端末が、パケットのプリアンブル中のビットを、パケットの残りの部分において如何なるタイプのＰＨＹが使用されることになるかを示すために使用することによって、別の端末によって識別される。 - 特許庁 - When requested access is for data write to a memory cell 100, the semiconductor storage device 10 sets the maximum count value in a carry-up part 111 of an address counter 110 to 128 bits.
半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの書き込みである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を１２８ビットに設定する。 - 特許庁 - The resolution in the direction crossing the tracks of the hologram is 1/n (n: integer between 1 and 10) as large as the track pitch and the resolution in the direction of tracing the tracks of the hologram is equal to the length of channel bits.
ホログラムのトラックを横切る方向の解像度がトラックピッチの１／ｎ（ｎは１から１０までの整数）であり、前記ホログラムのトラックをトレースする方向の解像度がチャネルビットの長さである。 - 特許庁 - A circuit of outputting all bits as 0 or 1 is provided in the internal circuit module to output the logical sum or logical product of all the outputs from the circuit module externally.
また、内部の回路モジュール内にすべてのビットを０または１で出力する回路を設け、すべての回路モジュール出力の論理和または論理積をとって外部に出力するようにする。 - 特許庁 - The higher-order decoder 12 generates a higher-order control signal according to the value of higher bits of an input digital signal, and makes a pair of adjacent switches 11 conductive on the basis of the generated signal.
上位デコーダ１２は、入力されるデジタル信号のうち上位ビットの値に応じて上位制御信号を生成し、当該信号に基づき、隣り合う一対のスイッチ１１を導通させる。 - 特許庁 - To improve a substantive communication speed without increasing the number of bits of a data signal in a communication frame in a communication apparatus belonging to a communication system using a CSMA/NBA system.
ＣＳＭＡ／ＮＢＡ方式を用いた通信システムに属する通信装置において、通信フレームにおけるデータ信号のビット数を大きくすることなく、実体的な通信速度を向上させること。 - 特許庁 - A correction gradation calculation unit 112 calculates correction gradation Dcor by expression [Vcor/{(Rmax-Rmin)/2^N}], wherein Rmax denotes a maximum value of a reference lamp voltage, Rmin denotes a minimum value, and input video data are N bits.
補正階調算出部１１２は、基準ランプ電圧の最大値をＲmax、最小値をＲmin、入力映像データをＮビットとすると、補正階調Ｄcorを式［Ｖcor／｛（Ｒmax−Ｒmin）／２^N｝］により算出する。 - 特許庁 - A reading control section 40 updates output-phase information composed of the (m) bits, and supplies the FIFO buffer 10 with the bit row composed of the high-order (j) bit in the output-phase information as the reading address.
読み出し制御部４０は、ｍビットからなる出力位相情報を更新し、出力位相情報における上位ｊビットからなるビット列を読み出しアドレスとしてＦＩＦＯ１０に供給する。 - 特許庁 - To provide a D-A conversion circuit which can maintain stability and a high-speed operation and can be integrated in a comparatively small area even though the number of bits of the digital input signal is increased, and to provide a piezoelectric oscillator.
安定性と高速動作を維持し、デジタル入力信号のビット数が多くなっても比較的小さい面積で集積化可能なＤ／Ａ変換回路及び圧電発振器を提供すること。 - 特許庁 - To provide a fastening tool corresponding to multiple kinds, which is capable of corresponding to fastening of multiple kinds of screws by one tool, has a simple configuration, and is convenient for storage and carrying, and also to provide bits thereof.
本発明は、１本の工具で複数種のネジの締結に対応可能であり、簡単な構造で、保管及び携帯に便利な複数種対応締結工具及びビットを提供することを目的とする。 - 特許庁 - The data converter 100 converts a bit sequence constituting the selected compression target data into the bit sequence in which all the bits are the same value when it is determined that the selected compression target data can be thinned out by a conversion unit 205.
データ変換装置１００は、変換部２０５によって、間引き可能と判断された場合、選択された圧縮対象データを構成するビット列を全ビットが同一の値のビット列に変換する。 - 特許庁
