「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 86 87 88 89 90 91 92 93 94 .... 123 124 次へ＞- A loop-ending branch may be statically detected, by a compiler by use of a specific type branch instruction or by inserting indicator bits inside an operation code of a loop-ending branch instruction.
ループ終了分岐は、特定のタイプの分岐命令を用いてコンパイラーによってまたはループ終結分岐命令の操作コード内のインジケータービットを挿入することにより、静的に検出されてもよい。 - 特許庁 - A data expansion section 31 expands the parallel data to a bit width corresponding to a high data rate to generate first and second expanded parallel data of two systems in which fraction bits are inserted at different positions.
データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。 - 特許庁 - To obtain an ink jet recording head and an ink jet recorder in which image recording can be carried out stably at a high speed by arranging ink ejection openings with high density and increasing the number of simultaneous drive bits.
インク吐出口を高密度に配置すると共に、同時駆動ビット数を高め、高速且つ安定して画像記録を行うことが可能なインクジェット記録ヘッド及びインクジェット記録装置を得る。 - 特許庁 - About input data, a serial input data register 8 capable of holding a plurality of bits related to serial communication can be provided to sequentially capture them at the timing of the shift clocks.
また、入力データについても、シリアル通信に係る複数ビットを保持可能なシリアル入力データレジスタ８を備えるようにし、ここに上記シフトクロックのタイミングで順次取り込めるようにしておく。 - 特許庁 - An alignment control unit 50 performs alignment for frame data to store them per word (132 bits) based on IP pointer information and data pointer information from a frame analysis unit 20.
アライメント制御装置５０は、フレーム解析装置２０からのＩＰポインタ情報とＤａｔａポインタ情報とに基づき、フレームデータに対するアライメントを行いながらワード（１３２ビット）単位で格納する。 - 特許庁 - To enable the test of all bits including a memory area part to which an external master device cannot refer in a normal mode in a circuit where a plurality of master devices compete against each other for access to a memory.
複数のマスターデバイスがメモリにアクセス競合する回路において、ノーマルモードでは外部のマスターデバイスが参照することができないメモリ領域部分も含む全ビットのテストを可能とする。 - 特許庁 - To provide a moving image encoding device, capable of suppressing the degradation of encoding efficiency by stopping to allocate many bits to a motion vector, when prediction is wrong, due to the selection of a wrong motion vector.
誤った動きベクトルが選択されて予測が当たらない場合、動きベクトルに多くのビットを割くことをやめて符号化効率の低下を抑制することができる動画像符号化装置を提供する。 - 特許庁 - Without using a redundant bit, a DC component under the restriction of k=7 or 8 in the (1, k) RLL rule is suppressed by using a coding table, that is used for converting 4-bit into 6-bits.
冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を４ビットを６ビットに変換可能な符号化テーブルを用いて行う。 - 特許庁 - To carry out high performance computing for input signal frequency modulation determination, a chirp inclination (frequency fluctuation ratio), the number of encoding phase modulation bits and the like without causing any frequency error due to temperature fluctuation.
温度変化による周波数誤差が生じることがなく、入力信号の周波数変調判定，チャープ傾斜（周波数変化率），符号化位相変調ビット数等を高性能で算出する。 - 特許庁 - The first sequence alteration part 30, in the case of a bit stream of PNG, alters the order of the sequence of the 8 bits reversely, and in the case of a bit stream of JPEG, outputs them as they are.
第１の配列変更部３０は、ＰＮＧのビットストリームの場合には、この８ビットの配列順を逆順に変更する一方、ＪＰＥＧのビットストリームの場合には、そのまま出力する。 - 特許庁 - Image data of three bits is converted at the gradation setting part 12 and the printing position control part 13 to 8-bit gradation data and 2-bit attribute data, and inputted to a pulse width modulation part 15 altogether.
階調設定部１２と印字位置制御部１３で，３ビット分の画像データが８ビットの階調データと２ビットの属性データとに変換され，まとめてパルス幅変調部１５に入力される。 - 特許庁 - When receiving an interrogation signal from the outside, a central processing part 23 transmits discrimination information stored in a fixed information memory 35 and two bits of outputs of gate circuits 261 and 262 as a response signal.
さらに、外部からの質問信号を受信したときに、中央処理部２３は固定情報メモリ２５に記憶されている識別情報とゲート回路261,262の出力２ビットを応答信号として送信する。 - 特許庁 - To provide a matrix type display device capable of increasing the expressible number of gradations without increasing the number of bits of the data, and capable of improving greatly the quality of a display picture image.
データのビット数を多くすることなく表現できる階調数を増大することができ、表示画像の品位を飛躍的に向上させることができるマトリクス型表示装置を提供する。 - 特許庁 - The synchronization code of a Reed-Salomon code used for signal transmission of the digital communication system is utilized to spread-code bit information of the monitor information to be transmitted with the same number of bits as the synchronization code.
デジタル通信システムの信号伝送で用いられているリードソロモン符号の同期コードを活用し、伝送する監視情報のビット情報を該同期コードと同じビット数で拡散コード化する。 - 特許庁 - In such a case, AD conversion processing of (n) bits is performed iteratively W times upon each of the P phase and the D phase of the pixel signal voltage Vx, and they are added to carry out digital integration processing.
この際、画素信号電圧ＶｘのＰ相・Ｄ相のそれぞれについてｎビットのＡＤ変換処理をＷ回繰り返して行ない、それらを加算してデジタル積分処理を実行する。 - 特許庁 - A carry storage adding part 101b applies carry storage addition to a partial product and a first correction value being -1 (all bits being values of 1) to output an intermediate sum and an intermediate carry corresponding to A×B-1.
桁上げ保存加算部１０１ｂは部分積と第１補正値の−１（全ビットが１の値）とを桁上げ保存加算し、Ａ×Ｂ−１に対応した中間和と中間桁上げとを出力する。 - 特許庁 - Furthermore, the probability of each code of subsequent bits are predicted based on the theoretical probability 25, the actual probability 24, and a result of judgment 28, and a receiving device is controlled by changing AGC, a level of AD conversion, and the like.
さらにまた、理論的確率２５、実測確率２４、判定結果２８をもとに、次のビット以降の各コードの確率を予測し、ＡＧＣ、ＡＤ変換レベルなどを変化させ、受信装置の制御を行う。 - 特許庁 - To reduce the number of bits needed to determine display time, in the case a frame display cycle is fixed and also to display image whose frame display cycle is variable in a way similar to the conventional manner.
フレームの表示周期が固定の場合に表示時刻を定めるのに要するビット数を削減することができ、しかも、フレームの表示周期が可変である画像の表示も従来と同様に可能とする。 - 特許庁 - To provide a look-up table(LUT) with which a ROM is prevented as much as possible from being wasted by a difference in the numbers of output bits between a RAM used as 10T and a ROM storing data.
ルックアップテーブルとして使用したＲＡＭとデータを記憶したＲＯＭの出力ビット数の違いによりＲＯＭに無駄が発生するのを極力防ぐようにしたルックアップテーブルを得ること。 - 特許庁 - A reception data storage buffer 4 stores data with a prescribed number of words that are a block of received data and an own address information storage buffer 5 stores own address information consisting of the number of specified bits.
受信データ格納バッファ４が受信データのブロックを構成する所定ワード数のデータを格納し、自アドレス情報格納バッファ５が規定ビット数により構成された自アドレス情報を記憶する。 - 特許庁 - Specifically, operations of equation 24 as shown are performed with X(Re), X(Im), Y(Re), Y(Im), Z(Re) and Z(Im) given in strings of bits a-f, respectively.
Ｘ（Ｒｅ）をビットａ列、Ｘ（Ｉｍ）をビットｂ列、Ｙ（Ｒｅ）をビットｃ列、Ｙ（Ｉｍ）をビットｄ列、Ｚ（Ｒｅ）をビットｅ列、Ｚ（Ｉｍ）をビットｆ列で与え、図示の式に基づく演算を行う。 - 特許庁 - A decoder 113d adds "00" to a lower order of an output Sa' when outputs Sa', Sb' of processing parts 113b and 113c of the A system and B system are same with each other to obtain a 12 bits output video signal Sout.
デコーダ１１３ｄは、Ａ系、Ｂ系の処理部１１３ｂ，１１３ｃの出力Ｓａ′，Ｓｂ′が同じとき、出力Ｓａ′の下位に「００」を付加して、１２ビットの出力映像信号Ｓoutを得る。 - 特許庁 - In the case of counting the number of performing times, for example, of 'address 100' and 'address 130', the bit 1 of the address 100 and the bit 2 of the address 130 of a RAM 13 are set to '1', and all of the other bits are set to '0'.
例えば、１００番地と１３０番地の実行回数をカウントする場合、ＲＡＭ１３の１００番地のビット１と、１３０番地のビット２を“１”に設定し、その他はすべて“０”に設定する。 - 特許庁 - When the USB 2.0 is connected, a Highspeed mode and a Fullspeed mode is judged, and the number of output bits of preview is controlled in a transfer mode by using an output bit control circuit.
ＵＳＢ２．０接続時、ＨｉｇｈｓｐｅｅｄモードとＦｕｌｌｓｐｅｅｄモードを判断して、出力ビット制御回路を用いて転送モードによりプレビューの出力ビット数を制御する。 - 特許庁 - When a 1st correlation detection section 10A compares a bit pattern of a header part of a desired time slot with a predetermined bit pattern and detects correlation, a bit count section 12 starts counting bits.
第１相関検出部１０Ａが所望のタイムスロットのヘッダ部のビットパタンと予め定められたビットパタンとを比較して相関を検出するとビット計数部１２がビットの計数を開始する。 - 特許庁 - Selected bits are set in an ECC matrix along each row and each column such that encoding for the ECC matrix allows N-bit error correction and (N-1)-bit error detection.
ＥＣＣマトリクスに対するエンコーディングがＮビット・エラーの訂正及び（Ｎ−１）ビット・エラーの検出を可能にするように、選択されたビットが各列及び各行に沿ってＥＣＣマトリクスにセットされる。 - 特許庁 - In the image processing apparatus 100, an original optically read by an image input means 101 such as a scanner is converted into digital image signals of rgb each having 8 bits and the digital image signal is output.
この画像処理装置１００は、スキャナ等の画像入力手段１０１によって光学的に読み取られた原稿は、ｒｇｂ各８ｂｉｔのデジタル画像信号に変換され出力される。 - 特許庁 - A data storage part (SU) of a TCAM cell (TMC) is constituted of two twin cells (TW0, TW1) having respectively 2 bits DRAM cells (MC1-MC4), complementary data is stored in each twin cell respectively.
ＴＣＡＭセル（ＴＭＣ）のデータ記憶部（ＳＵ）を、それぞれが２ビットのＤＲＡＭセル（ＭＣ１−ＭＣ４）を有する２つのツインセル（ＴＷ０，ＴＷ１）で構成し、各ツインセルそれぞれに相補データを格納する。 - 特許庁 - Current is passed into the stack from a current source (102), a torque is generated between the adjacent magnetic layers at the respective positions by spin momentum transfer, and the direction of magnetization is determined, so that the data bits are stored.
電流源（１０２）からスタック内に電流を流して、スピン運動量移動により、各位置の隣の磁気層の間にトルクを発生させて磁化の方向を決めることによりデータ・ビットを記憶する。 - 特許庁 - A code block (CB) memory 12a stores data in total 2 bits comprising 1-bit of significant information of coefficient data by each block divided by a block division section 6a and a 1-bit of encoding object bit plane.
コードブロック（ＣＢ）メモリ１２ａが、ブロック分割部６ａによって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納する。 - 特許庁 - A PCM-PWM conversion part 20 generates a pulse signal having a duty ratio corresponding to the value of (n-1) bits except the sign bit of (n)-bit input data inputted to the digital amplifier 10.
ＰＣＭ−ＰＷＭ変換部２０は、デジタルアンプ１０に入力されるｎビットの入力データの中の符号ビットを除く（ｎ−１）ビットの値に応じたデューティ比を有するパルス信号を生成する。 - 特許庁 - When the accumulated value of 1 PM count of the B2 bytes exceeds 20 bits consecutively twice within the hunting period T2, the transmission apparatus outputs a burst error detection signal denoting occurrence of the burst error externally.
このハンチング周期Ｔ２内で同様にＢ２バイトの１ＰＭカウントの累計値が２連続して２０ビットを超えたとき、外部に対してバーストエラーの発生をバーストエラー検出信号として出力する。 - 特許庁 - To make the edited data to be in a temporary erase state, when the entire TE bits of the selected contents are rewritten to the temporary erase state, the selected contents are substantially subjected to viewing and listening limitation.
そこで、このテンポラリイレース状態とするために、選択されたコンテンツの全てのＴＥビットをテンポラリ・イレース・ステートに書き換えると、その選択されたコンテンツは実質上視聴制限状態となる。 - 特許庁 - The laser beam modulated by the AOM 12R1 and the laser beam attenuated by the attenuator 44 are synthesized, by which the light quantity corresponding to the image data of the original N bits may be obtained.
ＡＯＭ１２Ｒ_1 にて変調されたレーザ光と減衰器４４にて減衰されたレーザ光とを合成することにより、元のＮビットの画像データに対応する光量を得ることが可能となる。 - 特許庁 - When a request to read the recorded data U from the storage medium is subsequently received, a plurality of the X representation bits are read back from the storage medium and are decoded into the original data bit U(J).
その記憶媒体からその記録されたデータＵを読み出せというリクエストをその後受け取ると、複数個Ｘの表示ビットをその記憶媒体から呼び戻し、元データ・ビットＵ（Ｊ）中に復号する。 - 特許庁 - The digital signal is given to an averaging processing circuit 6, where the signal is averaged at an optional time T to control a variable amount of the gain variable device 3 to be converged into the digital signal denoting N-bits of an optional amplitude level.
デジタル信号を平均化処理回路６により任意の時間Ｔで平均化し、任意の振幅レベルを示すＮビットのデジタル値に収束するために利得可変器３の可変量を制御する。 - 特許庁 - When the logical levels of two continuous data bits are equal, an equalizer 154 equalizes the incapsulated signal for decreasing the transmitting level of the second bit to a prescribed level.
等化器１５４は連続する２つのデータビットの論理的レベルが同一な場合、二番目のビットの送信レベルの大きさを所定のレベルに減少させるためにインキャプシュレーションされた信号を等化する。 - 特許庁 - The section 12 applies one-bit ADRC processing to pixel data of 3×3 pixels around it including a target pixel, thereby generating an ADRC code of 9 bits as a feature amount of the target pixel.
クラスコード生成部１２は、注目画素を含むその周囲の３×３画素の画素データを１ビットＡＤＲＣ処理することで、注目画素の特徴量としての９ビットのＡＤＲＣコードを生成する。 - 特許庁 - Specifically, the noise composition part 47 composes the noise to the least significant bit of an image signal (10 bits) for green having a great influence on the brightness of the image, among the received image signals.
具体的には、ノイズ合成部４７は、入力された画像信号のうち、画像の明るさへの影響が大きな緑色用の画像信号（１０ビット）に対して、その最下位ビットにノイズを合成する。 - 特許庁 - The semiconductor integrated circuit 110 has a register map 1 to a register map N (121, 131, 141) wherein the allocations of address bits are rearranged in correspondence with a mode 1 to a mode N (120, 130 and 140).
半導体集積回路１１０は、モード１からモードＮ（１２０、１３０、１４０）に対応して、アドレスビットの割り当てを組み換えたレジスタマップ１〜レジスタマップＮ（１２１、１３１、１４１）を有する。 - 特許庁 - To provide an information recording medium including region for recording and playing a modulated signal(output codeword string) obtained by modulation with containment of DC element, without using redundant bits.
冗長ビットを用いること無しにＤＣ成分の抑圧を図った変調により得た変調信号（出力符号語列）を記録再生するための領域を有する情報記録媒体を提供する。 - 特許庁 - A data transfer engine is provided with a processing status register, and the processing status register is provided with bits which are made rewritable by a peripheral circuit, and assigned to each peripheral circuit when data processing ends.
データ転送エンジン内に処理ステータスレジスタを具備し、処理ステータスレジスタは周辺回路によって書き換えが可能であり、データ処理が終了した時点で各周辺回路に割り当てられたビットを設ける。 - 特許庁 - The quantization parameter is obtained so that its value is a quantization parameter upper limit threshold value or below set or released on the basis of the number of assignable bits assignable to the compression processing and the number of remaining frames.
量子化パラメータは、圧縮処理に割り当て可能な割り当て可能ビット数や残りフレーム数に基づき設定又は解除される量子化パラメータ上限閾値以下となるように求められる。 - 特許庁 - When the discrimination indicates an affirmative result, the priority of the data frame in the arbitration region is raised for the insertion of stuff bits in compliance with the rules of the CAN communication.
その結果、肯定判定がなされた場合に、そのデータフレームの調停領域における優先度を、ＣＡＮ通信のルールに従ってスタッフビットが挿入される所定の高優先のものに変更する。 - 特許庁 - To provide a signal processing circuit for luminescent devices which can prevent degradation of luminance resolution and perform nonlinear correction even with a simple circuit configuration, without increasing the number of bits of input data.
入力データのビット数を大きくすることなく、輝度分解能の劣化を防ぎ、簡単な回路構成で非直線性の補正を行うことができる発光装置用信号処理回路を提供する。 - 特許庁 - To secure the number of input bits required for digital gamma correction without increasing an operating frequency more than a required frequency in an image pickup device having 3 CCDs subject to spatial pixel shift.
空間画素ずらしされた３ＣＣＤを有する撮像装置において、デジタルガンマ補正処理に必要な入力ビット数の確保を、動作周波数を必要以上に上げることなく可能にすること。 - 特許庁 - The first signal processing section 62 executes predetermined signal processing for the digital signal group without changing the number of bits contained in the digital signal group output from the scrambler 302.
第１信号処理部６２は、スクランブラ３０２から出力されたデジタル信号系列に含まれる複数のビットの個数を変えずに、デジタル信号系列に対し、所定の信号処理を実行する。 - 特許庁 - As output data, a plurality of bits related to serial communication can be written into a serial output data register 6 in advance of communication and can be sequentially output at the timing of the shift clocks.
そして、出力データは、シリアル通信に係る複数ビットを通信前に予めシリアル出力データレジスタ６に書き込めるようにし、これを上記シフトクロックのタイミングで順次出力できるようにする。 - 特許庁 - Thus, the DCT coefficients are suppressed and the S component and M component are made to have the same scale factor value to decrease the number of quantized bits, thereby making quantization precision between channels uniform.
このように、ＤＣＴ係数を抑圧し、Ｓ成分及びＭ成分のスケールファクター値を同一にすることにより、量子化ビット数を減らし、チャンネル間の量子化精度を均一にすることができる。 - 特許庁 - An SNR calculation part 52b calculates an S/N, and a primary quantization bit number calculation part 52c calculates the number of quantization bits n on the basis of a desired bit rate and the S/N.
ＳＮＲ算出部５２ｂで信号対雑音比を算出し、１次量子化ビット数算出部５２ｃで、所望のビットレートと信号対雑音比とに基づいて量子化ビット数ｎを算出する。 - 特許庁
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