「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 83 84 85 86 87 88 89 90 91 .... 123 124 次へ＞- The CPU of a dispensing control board 190 judges whether the host 4 bits of the initial 1-bite command is an identifier '3' (0011) showing the dispensing control board 190 or not (S12).
払出制御基板１９０のＣＰＵは、最初の１バイトのコマンド中の上位４ビットが当該払出制御基板１９０を示す識別子「３」（００１１）であるかを判断する（Ｓ１２）。 - 特許庁 - The hash functions of the present invention are square hash functions that square a sum of a key (a) and a data string (m), that is h(m)=(m+a)^2mod n, rather than using a multiplication (the number of bits of the data string is 2n).
本発明のハッシュ関数は、乗算を使用するのではなくキーａとデータストリングｍの和を２乗する２乗ハッシュ関数h(m)=(m+a)^2 mod nである（データストリングのビット数は2n）。 - 特許庁 - An encoded amount counter 109 contains a counter which is cleared to zero upon a decoding start time, and accumulates and adds the number of bits used upon decoding by the prediction error decoding portion 104.
符号量カウンタ１０９は、復号開始時にゼロクリアされるカウンタを内蔵し、予測誤差復号部１０４で復号処理する際に使用したビット数を累積加算していく。 - 特許庁 - Orignal data are converted into data reducing the number of bits in the level direction of each pixel of the line sensor (10) in accordance with the input characteristics of the line sensor (10) and the converted data are packed in each transfer unit and transferred.
ラインセンサ（１０）の入力特性に応じて、ラインセンサ（１０）の各画素のレベル方向のビット数を削減したデータに変換し、このデータを転送単位にパッキングして転送する。 - 特許庁 - The data deleting circuit transfers two pieces of difference data as 8-bit data at a time when two successive pieces of lateral difference data can be represented with four or less bits in complement representation of "2".
データ削減回路は、連続する２個の横差分データがそれぞれ「２」の補数表示で４ビット以下で表現できる場合、２個の差分データを８ビット分にして同時に転送する。 - 特許庁 - This pseudorandom number generator of the present invention has a state storage unit having 2 blocks (n bits per block) of capacity and a buffer having a capacity of a plurality of blocks, and mixes their contents to obtain a random number sequence.
本発明は、2ブロック(１ブロックはnビット)の容量のステート記憶部と複数ブロックの容量のバッファとを有し、これらの内容を攪拌し、乱数列を得る疑似乱数生成装置である。 - 特許庁 - To provide a method for producing Takoyaki (grilled dumplings with bits of octopus inside) creamy inside, having peculiar crisp palate feeling of the crust thereof with the palate feeling sustainable with time.
本発明は、内部がクリーミーで、皮の部分がカリッと硬い特有な食感を有し、かつ食感の経時変化耐性を有するたこ焼きの製造方法を提供することにある。 - 特許庁 - Based upon the obtained circumscribed rectangle information, a line where character images form is specified, and a region of image data of the one line is divided by the number of bits to be embedded (step S302c).
そして、得られた外接矩形情報に基づき、文字画像の並ぶ行を特定し、当該１行分のイメージデータの領域を、埋め込むべきビット数で分割する（ステップＳ３０２ｃ）。 - 特許庁 - A video signal Sv transformed into a binary code having the prescribed number of bits by an A/D converter 4 is plurally divided between the most significant bit and the least significant bit in a control part 3.
Ａ／Ｄコンバータ４で所定のビット数を有するバイナリコードに変換された映像信号Ｓv は、制御部３において最上位ビットと最下位ビットの間で複数に分割される。 - 特許庁 - A first set of bussed bits is exchanged between the first PCIe bridge and the first IO device over a first link using a first set of lanes of the first PCIe bridge.
第一リンクを介し第一ＰＣＩｅブリッジのレーンの第一セットを使って、該第一ＰＣＩｅブリッジと該第一ＩＯデバイスとの間で、バス搬送ビットの第一セットが交換される。 - 特許庁 - Unless simultaneity is secured, one of the 0-th to second bits as the result of the subtraction becomes '1', so that the carrier flag is flagged and validity/invalidity in the simultaneity is decided.
このように生成されたデータは、それ自身がタイミングコードの情報を有するため、プログラム作成作業において、作業者をデータの同時性に対する留意から解放する。 - 特許庁 - A receiving circuit 100 receives serial data DS_OUT which is generated so as to cause transition from a first level to a second level at the rate of 2×q times at p bits (p and q are real numbers).
受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。 - 特許庁 - To enable a repeater to transmit the net number of data error bits to a receiving device in a communication system wherein a transmitting device unidirectionally sends data to the receiving device.
送信装置から受信装置へ一方向でデータ伝送を行う通信システムにおいて、中継装置が正味のデータ誤りビット数を受信装置へ伝達できるようにする。 - 特許庁 - strange Oriental pieces stamped with what looked like wisps of string or bits of spider's web, round pieces and square pieces, and pieces bored through the middle, as if to wear them round your neck
糸のたばやクモの巣のような模様のついた、風変わりな東洋の硬貨もあり、丸い硬貨も四角い硬貨も、まるで首にでもかけるように真ん中に穴のあいた硬貨もあった。 - Robert Louis Stevenson『宝島』 - Finally she gave them to me with a great show of returning confidence, and I tore them into bits and threw them into the fire.
そんなやりとりの末に、ようやくあの女は、いかにも私を信じてくれたような感じで私に書類を渡してくれました。その場で私はびりびりに破いて火にくべてやりました。 - Melville Davisson Post『罪体』 - A control circuit 7a inputs frequency division number setting data, which are inputted to a frequency divider circuit 2, extracts (n) pieces of bits from a predetermined prescribed part in these data and outputs the gain control signal 13 to the gain switcher 6 so that the gain switcher 6 can switch the loop gain by controlling the switch elements corresponding to bit constitution of the extracted bits.
制御回路７ａは、分周回路２に入力される分周数設定データを入力して、このデータのあらかじめ決められた所定部分からｎ個のビットを抽出し、抽出したビットのビット構成に応じて利得切替器６がスイッチ素子を制御してループ利得を切り替えるように利得切替器６に利得制御信号１３を出力する。 - 特許庁 - A coding device includes a coding circuit for converting a digital input into a coded output having a greater number of bits than the input, an interleaving circuit for combining a plurality of words of the coded output and producing therefrom a data block having a plurality of the interleaved words, and a puncturing circuit or repeating circuit for puncturing or repeating bits form the data block.
この装置は、ディジタル入力を当該入力よりも大なるビット数の符号化出力に変換する符号化回路と、符号化出力の複数のワードを組み合わせこれから複数のインターリーブ化ワードを有するデータブロックを発生するインターリーブ回路と、当該データブロックからのビットをパンクチャリング又は繰り返し処理するパンクチャリング回路又は反復回路とを有する。 - 特許庁 - In a digital subscriber line transmission system transmitting a DMT symbol to a metallic line, a counter is operated after the phase of 400 Hz is detected, an NEXT section is discriminated from an FEXT section based on the count, and data is transmitted by decreasing the number of transmission bits in the discriminated NEXT section and increasing the number of transmission bits in the discriminated FEXT section.
メタリック回線にＤＭＴシンボルを伝送するディジタル加入者線伝送方法において、４００Ｈｚの位相を検出した後、カウンタを動作させ、そのカウンタに基づいてＮＥＸＴ区間とＦＥＸＴ区間を識別し、識別したＮＥＸＴ区間では伝送ビット数を小さくして、識別したＦＥＸＴ区間では伝送ビット数を大きくしてデータ伝送する。 - 特許庁 - In this method for transmitting/receiving data through an external package pin between a microprocessor and an external memory module, n bits being the value of data to be simultaneously processed are divided with a fixed value m being the factor of (n) then the data are transmitted/received by m bits per a time over n/m times by using both of parallel and serial systems.
マイクロプロセッサーと外部メモリモジュール間に外部パッケージピンを通じてデータを送受信する方法において、一時に処理するデータ大きさのｎビットをｎの因数である一定な大きさの値（ｍ）で割り算して一回にｍビットずつｎ／ｍ回にわたって並列方式及び直列方式を共に使用して送受信するマイクロプロセッサーのデータ送受信方法とする。 - 特許庁 - A likelihood arithmetic part 107 calculates the likelihood of each bit constituting each symbol of the survival path by utilizing the mapping rule of a modulation signal in addition based on a relation between the survival path and the second path such as comparing each bit of the survival path with the corresponding bit of the second path and setting the likelihood of bits of different values to be lower than that of bits of an equal value.
尤度演算部１０７は、生き残りパスの各ビットと第２パスの対応するビットとを比較し、値が異なるビットの尤度を値が等しいビットよりも低く設定する等、生き残りパスと第２パスとの関係に基づき、さらに変調信号のマッピング規則を利用することにより、生き残りパスの各シンボルを構成するビット毎の尤度を算出する。 - 特許庁 - In a multiplier for multiplying a first input system and a second input system indicating binary numbers, the multiplication of the first input system and the prescribed number of bits from the most significant bit, whose value is '1' in the second input system is operated, and the multiplied results are bit-shifted, according to the weight of the bits in the second input system, and added.
２進数を表わす第一の入力系列と第二の入力系列の乗算を行なう乗算器において、該第一の入力系列と、該第二の入力系列において値が“１”である、最上位ビットから所定数のビットとの乗算を行なって、該乗算結果を該第二の入力系列におけるビットの重みに従ってビット・シフトした系列について加算するように構成する。 - 特許庁 - This error event detecting method comprises the steps of: generating cyclic redundancy check parity bits by referring to source information recorded on the perpendicular magnetic recording medium to record a code word on the perpendicular magnetic recording medium, of which the source information is added with the generated cyclic redundancy check parity bits; and reading the recorded code word to detect the presence of the error events included in the read code word.
垂直磁気記録媒体に記録されたソース情報を参照して巡回冗長検査パリティビットを生成し、この生成した巡回冗長検査パリティビットをソース情報に付加したコードワードを垂直磁気記録媒体に記録する段階と、この記録したコードワードを読み込み、読み込んだコードワードに含まれるエラーイベントの有無を検出する段階とを含むエラーイベント検出方法。 - 特許庁 - The encoder 100 comprises an interleaver 130 for interleaving the bits of the plurality of segments using an interleaving rule to obtain an interleaved version and an output codeword constructor 140 for constructing the output codeword using an input codeword or the interleaved version thereof and a set of redundancy bits generated by the zigzag encoder 120 fed by the interleaved version.
符号器１００は、インターリービング規則を用いて複数のセグメントのビットをインターリーブし、インターリーブバージョンを得るインターリーバ１３０と、入力符号語またはそのインターリーブバージョン、およびインターリーブバージョンによって供給され、ジグザグ符号器１２０によって生成される１組の冗長ビットを用いて出力符号語を構築する、出力符号語コンストラクタ１４０とを備える。 - 特許庁 - A source circuit 10 relegates the predetermined number of respective bits given to express unit information as digital data to either of at least two or more groups by unit information to convert digital data consisting of one or more bits relegated by groups into analog data by D/A converters 12 and 13 for respective transmission.
データ伝送システムにおいて、ソース回路１０は、単位情報をディジタルデータとして表現するように付与される所定数のビットのそれぞれを、単位情報毎に、少なくとも２つ以上のグループのいずれかに帰属させ、グループ毎に帰属させられた１又は複数のビットからなるディジタルデータを、それぞれ、Ｄ／Ａコンバータ１２，１３によってアナログデータに変換して伝送する。 - 特許庁 - The serial data transmission method includes steps of; dividing serial data by each prescribed bit; generating a plurality of kinds of voltages depending on the bit configuration of the divided bits; transmitting the generated voltages via a transmission line by each basic clock; and restoring serial data of the corresponding prescribed bits from the received voltage for each basic clock.
シリアルデータを所定ビット毎に区切るステップと、前記区切られた所定ビットのビット構成に応じた、複数種類の電圧を発生するステップと、前記発生された電圧を、基本クロック毎に伝送路を介して送信するステップと、受信した電圧を基本クロック毎に、対応した所定ビットのシリアルデータに復元するステップと、を含むことを特徴とするシリアルデータ伝送方法。 - 特許庁 - This circuit consists of a depuncture 103 which depunctures data having two-dimensional (m) values, a Viterbi decoder 104 which decodes the depunctured data, a differential postocoder 105 which performs differential decoding for encoded bits after the Viterbi decoding, a puncture 107 which performs punctured encoding for data including information on Viterbi decoded unencoded bits, and a QAM demapper 108 which demaps the data after the punctured encoding.
２次元ｍ値のデータをデパンクチャーするデパンクチャー１０３と、デパンクチャーされたデータをビタビ復号するビタビデコーダ１０４と、ビタビ復号された符号化ビットを差動復号するディファレンシャルポストコーダ１０５と、ビタビ復号された非符号化ビットの情報を含むデータをパンクチャド符号化するパンクチャー１０７と、パンクチャド符号化されたデータをデマッピングするＱＡＭデマッパー１０８とで構成した。 - 特許庁 - By the memory test circuit described in this embodiment, the memory BIST is made for all the bits in a real array section and a redundancy section of a memory MEMR under test in the direct memory BIST mode, and the memory BIST can be made only for the bits in the real array section of the memory MEMR under test in the redundant memory BIST mode.
これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。 - 特許庁 - A circuit board 10 is mounted with an optical cable connector 12 and a twisted pair cable connector 14, a gigabit LAN controller 16, a controller FPGA 18 forming analysis data from the frame signals obtained through the gigabit LAN controller 16, a memory 20 where the formed data are stored, and a high-speed (32 bits or 64 bits) bus interface 22 where a computer is connected.
回路基板１０上に、光ケーブル用コネクタ１２及びツイストペアケーブル用コネクタ１４と、ギガビットＬＡＮコントローラ１６と、このギガビットＬＡＮコントローラで得られたフレーム信号から解析用のデータを作成するコントローラ用ＦＰＧＡ１８と、作成されたデータを格納するメモリー２０と、コンピュータが接続される３２ビット又は６４ビット高速バスインターフェース２２とを搭載する。 - 特許庁 - The before-correction data input processing circuit 5 receives input of partial bits of the TMCC data of the preceding frame received from the data storage circuit 4 and receives input of the TMCC data in the present frame and outputs the TMCC data to an error correction block 6 so as to start error correction processing just after the point of time when the TMCC data in 184 bits are arranged.
訂正前データ入力処理回路５は、データ保持回路４により入力された前のフレームのＴＭＣＣデータの一部ビットの入力を受けるとともに、現在のフレームのＴＭＣＣデータの入力を受けて、１８４ビットのＴＭＣＣデータが揃った時点直後から誤り訂正処理を開始するように誤り訂正ブロック６に対してＴＭＣＣデータを出力する。 - 特許庁 - To provide a card, a card reader and a game play device by which mutually different codes are read, not only a code expressed from a plurality of binary bits but a code expressed from a plurality of multiple bits is created and codes constituting large-size data are composed by piling up one card facing front and back or piling up a plurality of same or different kinds of cards.
１枚のカードを表向き，裏向きおよび同種類または異種類のカードを複数枚重ねることにより、それぞれ異なるコードを読み出すことができるとともに、２値の複数ビットから表現できるコードのみだけでなく、多値の複数ビットから表現できるコードも作成しサイズの大きいデータを構成するコードを合成できるカード，カード読取装置，ゲームプレイ装置を提供する。 - 特許庁 - A data inserting part 4 outputs the arbitrary test data from the base frame part in an arbitrary data output mode, exchanges predetermined bits in the base frame data from the base frame part with the ID counter value in a fixed pattern output mode, exchanges bits in the base frame data designated by the data inserting position information from the commutation register with the inserting data and outputs the result as fixed test data.
データ挿入部４は、任意データ出力モードではベースフレーム部からの任意試験データを出力し、固定パターン出力モードではベースフレーム部からのベースフレームデータの内の所定のビットをＩＤカウンタ値と入れ替え、コミュテーションレジスタからのデータ挿入位置情報で指定されるベースフレームデータの内のビットを挿入データと入れ替え固定試験データとして出力する。 - 特許庁 - A bank 100 generates a quantum state consisting of a plurality of sets of the even number of quantum bits (entangled sets) in an entangled state which is decided by face value secret information and arbitrary information and the number of quantum bits of which is decided by division secret information, and transmits the quantum state and the face value information as quantum cash to a user 200.
銀行１００において、額面秘密情報と任意情報とによってエンタングルド状態が定まり、分割秘密情報によって量子ビット数が定まるエンタングルド状態にある偶数個の量子ビットの組（エンタングルド組）を複数集めた量子状態を生成し、この量子状態と額面情報とを量子現金として利用者２００に送信する。 - 特許庁 - An embodiment comprises receiving a plurality of information bits for a preamble, grouping the plurality of information bits into a first group and a second group, generating a plurality of code words from the first group using Reed-Solomon encoding which determine tone locations within tone groups in the frequency and time domain, and mapping an encoded version of the second group onto the determined tone locations.
プリアンブルの複数の情報ビットを受信すること、前記複数の情報ビットを第１グループ及び第２グループにグループ化すること、周波数及び時間ドメインにおけるトーングループ内でトーン位置を決定し、前記第２グループの符号化したものを決定されたトーン位置にマッピングするリードソロモン符号を用いて、前記第１のグループから複数の符号語を生成する。 - 特許庁 - To provide a method for writing and reading data bits larger than 2-data bits to and from an MRAM cell, in which the MRAM cell is constituted by a magnetic tunnel junction formed of a reading layer exhibiting a reading magnetization direction, and a storage layer including a first storage ferromagnetic layer exhibiting a first storage magnetization direction and a second storage ferromagnetic layer exhibiting a second storage magnetization direction.
２データビットより多いデータビットをＭＲＡＭセルに対して書き込み読み出すための方法であって、当該ＭＲＡＭセルは、読み出し磁化方向を呈する読み出し層と、第１記憶磁化方向を呈する第１記憶強磁性層と第２記憶磁化方向を呈する第２記憶強磁性層と から成る記憶層とから形成された磁気トンネル接合から構成される。 - 特許庁 - To obtain the mechanism of an image reader and its control method for improving the gradation resolution of picture data by increasing the number of practical processing bits without increasing the number of system bits to be supplied for the generation of picture data as to an image reader connected to a host device and capable of supplying picture data to the host device and a method for controlling the image reader.
ホスト装置に接続して、前記のホスト装置に画像データを提供する画像読み取り装置およびその制御方法において、画像データの生成に供するシステムのｂｉｔ数を増加することなく、実質の処理ｂｉｔ数を増加させて画像データの階調分解能を向上させる画像読み取り装置の機構とその制御方法を提供する。 - 特許庁 - A data transfer system comprises a data transmitting section for transmitting a second clock signal generated by frequency-dividing a first clock signal and a data signal containing 2 bits in each cycle of the second clock signal, and a data receiving section for receiving the second clock signal and the data signal and detecting the 2 bits contained in the data signal independently for each cycle of the second clock signal.
データ転送システムは、第１のクロック信号を分周して生成された第２のクロック信号と、第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、第２のクロック信号及びデータ信号を受信し、データ信号に含まれる２ビットを第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、を備える。 - 特許庁 - This device comprises a coding circuit for converting a digital input into a coded output having a greater number of bits than the input, an interleaving circuit for combining a plurality of words of the coded output and producing therefrom a data block comprising a plurality of interleaved words, and a puncturing circuit or repeating circuit for puncturing or repeating bits from the data block.
この装置は、ディジタル入力を当該入力よりも大なるビット数の符号化出力に変換する符号化回路と、符号化出力の複数のワードを組み合わせこれから複数のインターリーブ化ワードを有するデータブロックを発生するインターリーブ回路と、当該データブロックからのビットをパンクチャリング又は繰り返し処理するパンクチャリング回路又は反復回路とを有する。 - 特許庁 - The image processing method for compressing image information by truncation of the bit plane of image information comprises a step for extracting the number of most significant effective bits in each bit plane, and a step for determining the level of a bit plane being truncated based on the number of most significant effective bits thus extracted.
画像情報のビットプレーンのトランケーションにより画像情報を圧縮する画像処理方法において、各ビットプレーンにおける最上位有効ビットの個数を抽出する抽出ステップと、前記抽出ステップにより抽出された前記最上位有効ビットの個数に基づいて、トランケーションするビットプレーンのレベルを決定する決定ステップと、を有することを特徴とする画像処理方法。 - 特許庁 - The constraints can include that the transform has a scaled integer implementation, provides perfect or near perfect reconstruction, has a DCT-like basis function, is limited to a coefficient within a range represented in n-bits (e.g. n is 16 bits), and provides a sufficient headroom for overflow of the range.
この制約は、この変換が、スケーリングされた整数の実装を有すること、完全またはほぼ完全な再構築を提供すること、ＤＣＴ近似の基底（DCT-like basis）を有すること、ｎビット（例えば、ｎは１６ビット）における表現の範囲内の係数に制限されること、ノルムに類似する基底関数を有すること、および、範囲のオーバーフローに対して十分なヘッドルームを提供すること、を含むことができる。 - 特許庁 - In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.
指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁 - A frequency adjusting apparatus of the present invention is characterized in including a frequency control signal generating section for generating a frequency control signal, with a plurality of bits, which is level-shifted bit by bit in response to a reference clock, and a frequency adjusting section which adjusts a frequency of the inputted reference clock in response to the frequency control signal with the plurality of bits.
本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 - 特許庁 - A MIMO transmitter includes: an interleaving system for parsing encoded bits to a plurality of spatial streams; and a plurality of interleavers to interleave bits for spatial streams such that at least a first spatial stream uses a first stream interleaver that interleaves with a pattern distinct from a second stream interleaver interleaving for a second spatial stream.
ＭＩＭＯ送信機は、符号化されたビットをパースして複数の空間ストリームにするインターリービングシステムと、第１のストリーム・インターリーバを用いて少なくとも第１の空間ストリームは第２のストリーム・インターリーバによる第２の空間ストリームへのインターリービングとは明確に区別できるパターンでインターリーブするような、ビットを空間ストリームへインターリーブするための複数のインターリーバを含む。 - 特許庁 - The decoding device 30 performs belief propagation (BP) using a parity check matrix which is sorted according to the belief level of a received word and diagonalized in the order to update the belief level and repeats the operation for the updated value, and the succeeding number of quantized bits belief is made smaller than the number of quantized bits of belief of the received word.
受信語の信頼度の大きさに従いソートし、その順番に対角化されたパリティ検査行列を用いて、信頼性伝播（Ｂｅｌｉｅｆ ｐｒｏｐａｇａｔｉｏｎ：ＢＰ）を行って信頼度を更新し、その更新された値に対して、再び上記動作を繰り返す復号装置３０であって、受信語の信頼性の量子化ビット数と比較して、それ以降の信頼性の量子化ビット数を少なくする。 - 特許庁 - A PCM audio signal increased from 16 bits to 24 bits in a bit increasing circuit 2 is sampled with respective different algorithm in high sampling circuits 31∼3n, after that, the signal is formatted to a form which a user can retrieve at reproduction by a DVD audio formatting section 4, further, it is modulated in a modulating circuit 5 and supplied to a disk cutting machine not illustrated.
ハイビット化処理回路２により１６ビットから２４ビットにハイビット化されたＰＣＭオーディオ信号はハイサンプリング処理回路３１〜３ｎによってそれぞれ異なったアルゴリズムでハイサンプリング化された後、ＤＶＤオーディオフォーマット化処理部４によって再生時ユーザが検索可能な形にフォーマット化され、更に変調回路５により変調されて図示しないディスクカッテングマシンへ供給される。 - 特許庁 - Furthermore, a frequency adjusting apparatus of another invention is characterized in including a frequency control signal generating section for generating a frequency control signal with a plurality of bits by dividing the frequency of a reference clock in a plurality of frequency dividing ratios, and a frequency adjusting section for adjusting a frequency of the inputted reference clock in response to the frequency control signal with the plurality of bits.
また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 - 特許庁 - When not, the succession number of identical bits is detected at respective positions and when the succession number is equal to or larger than a set value, the position of the largest succession number is set as a substitution object bit.
同じでない場合、各位において同一ビットの連続数を検出し、連続数が設定値以上である場合は、最も連続数が多い位を置換対象ビットとして設定する。 - 特許庁 - When encoding control information with the encoding matrix, each bit of the control information is distributed over all encoded output bits as uniformly as possible.
本発明の態様によって提供される符号化行列で制御情報を符号化すれば、制御情報の各ビットが、符号化されたすべての出力ビットにわたってできるだけ均一に分散される。 - 特許庁 - A region setting section 64 sets a plurality of global regions on a frame image, and a bit number adjuster 62 adjusts the number of bits of local motion vectors LMV to be obtained in a global region.
領域設定部６４は、フレーム画像上に複数のグローバル領域を設定し、ビット数調整部６２は、グローバル領域内で求めるべきローカル動きベクトルＬＭＶのビット数を調整する。 - 特許庁 - To provide an apparatus and method for generating a stable key since bits of the key possibly change with lapse of time in the conventional method for generating a secret root key using a silicon identifier.
シリコン識別子を用いて秘密のルート鍵を作成する従来の方法では鍵のビットが時間の経過と共に変わることがあるので、安定した鍵を作成する装置と方法とを提供する。 - 特許庁 - In subscriber's premise side devices 2.k (k is 1 to 4), a delay part 84 delays a pulse train (optical pulse signal) transmitted from a base station side device 1 by a time corresponding to (k-1) bits.
加入者宅側装置２．ｋ（ｋは１〜４）では、遅延部８４が、基地局側装置１から送出されたパルス列（光パルス信号）に対して（ｋ−１）ビット分に対応する時間だけパルス列を遅延させる。 - 特許庁
- 特許庁
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- 日英対訳文対応付けデータ
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- 原題：”Treasure Island ”
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- 原題：”Treasure Island ”
- 原題：”The Corpus Delicti”
邦題：『罪体』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
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- 原題：”The Corpus Delicti”
