「buffer memory」を含む例文一覧(3203)
＜前へ 1 2 .... 51 52 53 54 55 56 57 58 59 .... 64 65 次へ＞- When white balancing is performed in response to an instruction input (control instruction) from a user accepted through an operation unit 121, white balancing is performed on the demosaic-processed three-primary-color data temporarily stored in the buffer memory 1043.
操作部１２１を通じて受け付けたユーザーからの指示入力（調整指示）に応じたホワイトバランス調整を行う場合には、バッファメモリ１０４３に一時記憶したデモザイク処理された３原色データに対してホワイトバランス調整を行う。 - 特許庁 - Data being stored into the buffer memory 30 temporarily is read at each fixed time or at a point of time when a specific amount is stored, and the read data is collectively sent from an interface 40 to a host adaptor as a packet.
バッファメモリ３０に一旦記憶されたデータは、一定時間間隔毎に或いは規定量が記憶された時点で読み出され、その読み出されたデータがパケットとしてまとめてインターフェイス部４０からホストアダプタ部５０へ送信される。 - 特許庁 - Thus, generation of overflow is evaded by suppressing a write rate to a buffer memory means even when time is comparatively taken for the access of the free area parts and when continuous access is made, thereby preventing omission of the recording data.
これによってフリーエリアパーツのアクセスに比較的時間を要したり、アクセスが連続するような場合でも、バッファメモリ手段への書込レートが抑えられるようにしてオーバフローが発生しないようにし、記録データの欠落を防止する。 - 特許庁 - In this error control system, contents 1 are sent to a reception station R, and when a reception discrimination block 6 returns a NAK signal, a packet length control block 2 receives a packet of the contents 1 from a transmission buffer memory 9 to reconfigure the packet.
コンテンツ１を受信局Ｒに送信し、受信判定ブロック６からＮＡＫ信号が返信されたときに、パケット長制御ブロック２は、送信用バッファメモリ９からコンテンツ１のパケットを受け取り、パケットの再構成を行う。 - 特許庁 - Regarding a file having data in buffer memory 4, of the files stored in cache memory 5, this memory management device calculates the communication amount reduced by cache hit in a certain period from the present time to the past and the communication amount generated by a cache mistake, and compares communication sum total amount Gtotal of the sum total of them with a threshold S, thereby determining the existence of a file seldom used as a cache.
キャッシュメモリ５に保存されたファイルの中から、バッファメモリ４にデータを有するファイルについて、現時点から過去の一定期間にキャッシュヒットしたことにより削減された通信量、キャッシュミスしたことによって発生した通信量を算出し、その合計である通信合計量Ｇｔｏｔａｌとしきい値Ｓとを比較することにより、キャッシュとして利用された頻度が少ないファイルの有無を判定する。 - 特許庁 - The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.
本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁 - A recording and playback apparatus 10 is provided with a drive part 21 performing writing of data to a disk 1, an audio processing part 22 performing coding to audio data, a buffer memory 23 temporarily storing the audio data transferred from the audio processing part 22 to the drive part 21, a management information memory 24 storing management information and a system controller 25.
記録再生装置１０は、ディスク１にデータの書き込みを行うドライブ部２１と、オーディオデータに対する符号化を行うオーディオ処理部２２と、オーディオ処理部２２からドライブ部２１へ転送されるオーディオデータを一時的に格納するバッファメモリ２３と、管理情報を格納する管理情報メモリ２４と、システムコントローラ２５とを備えている。 - 特許庁 - The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.
基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁 - By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.
ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁 - When picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control section 16, a FIFO memory 34, and a drive pulse generating section 35, laser beam irradiation corresponding to the picture data is performed, and a visible picture is formed on a color change layer 205 of the optical disk 200.
一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスク２００の変色層２０５に可視画像が形成される - 特許庁 - To prevent causing damage to authentication history data or file systems which may occur at power supply cutoff when performing writing from SRAM as a temporary buffer of the authentication history data in a management section to a CF memory as a nonvolatile memory in an authentication device where an authentication section performing authentication processes and the management section storing authentication history are integrated.
認証処理を実行する認証部と、認証履歴を記憶する管理部とが一体となった認証装置において、管理部における認証履歴のデータの一時バッファであるＳＲＡＭから不揮発性メモリであるＣＦメモリへの書込み時において電力の供給が断たれた場合に発生しうる認証履歴データやファイルシステムの破損を防ぐ。 - 特許庁 - To solve the problem that conventionally the complexity in control processing and prolongation of performance processing time result, since circuit scale is expanded for the purpose of holding all idle addresses on a buffer memory in an internal table and it is necessary to extract all the idle addresses, while tracking address link information in the case of deleting an arbitrary queue in the conventional linked list system memory control circuit.
従来のリンクトリスト方式メモリ制御回路では、バッファメモリ上の全ての空きアドレスを内部テーブルに保持するために回路規模の増大をもたらし、また任意のキューを削除する場合にアドレスリンク情報をたどりながら全ての空きアドレスを抽出する必要があり、制御処理の複雑化と実行処理時間の増大をもたらす。 - 特許庁 - The controller has a first data transfer controller 11 which is connected to an external device, a second data transfer controller 12 which is connected to the nonvolatile memory, and a transfer arbiter 13 which controls data transfers to or from the buffer memory responding to transfer requests from the first and the second data transfer controllers.
コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁 - This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.
本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁 - When writing data to a first storage medium is instructed by a host device 13-1, a cache memory managing unit of a primary data storage device 10-1 secures a cache area for storing designated data as write back data and a buffer area for transmitting the designated data to an auxiliary data storage device 10-2 in a first cache memory, and writes the data into each of them.
正データ記憶装置１０-1のキャッシュメモリ管理部は、第１の記憶媒体へのデータの書き込みがホスト装置１３-1から指定された場合、指定されたデータをライトバックデータとして記憶するためのキャッシュ領域と、指定されたデータを副データ記憶装置１０-2に送信するためのバッファ領域とを第１のキャッシュメモリに確保しそれぞれにデータを書き込む。 - 特許庁 - A test signal RRT for testing the redundant memory cell in the direction of a line, a control signal XF generated by the test signal RRT, a test signal CRT for testing the redundant memory cell in the direction of a column, and a control signal YFD generated by the test signal CRT are provided to an output buffer 100A.
行方向の冗長メモリセルを試験するための試験信号ＲＲＴとこの試験信号ＲＲＴによって生成される制御信号ＸＦ、及び列方向の冗長メモリセルを試験するための試験信号ＣＲＴとこの試験信号ＣＲＴによって生成される制御信号ＹＦＤが、出力バッファ１００Ａに与えられる。 - 特許庁 - A BSR (buffer status report) MAC control element generation part 115 generates a BSR MAC control element for reporting to a base station the transmittable data amount that is derived from a transmittable data amount notification inputted from a memory usage amount management part 106 and a transmittable data amount notification inputted from a memory usage amount management part 111.
ＢＳＲ ＭＡＣコントロール・エレメント生成部１１５は、メモリ使用量管理部１０６から入力した送信可能データ量通知と、メモリ使用量管理部１１１から入力した送信可能データ量通知とから求めた送信可能なデータ量を基地局に報告するためのＢＳＲ ＭＡＣ ｃｏｎｔｒｏｌ ｅｌｅｍｅｎｔを生成する。 - 特許庁 - The packet transfer apparatus is provided with a plurality of communication control parts connected to a communication port, a CPU bus commonly connected to each communication control part, a data bus commonly connected to each communication control part, a CPU and a local memory connected to the CPU bus, a buffer memory connected to the data bus, and a bus bridge for connecting the CPU bus and the data bus.
通信ポートに接続された複数の通信制御部と、各通信制御部に共通に接続されたＣＰＵバスおよび各通信制御部に共通に接続されたデータバスと、ＣＰＵバスに接続されたＣＰＵ及びローカルメモリと、データバスに接続されたバッファメモリと、ＣＰＵバスとデータバスとを接続するバスブリッジとを備える。 - 特許庁 - A recording and playback apparatus 10 is provided with a drive part 21 performing writing of data to a disk 1, an audio processing part 22 performing coding to audio data, a buffer memory 23 temporarily storing the audio data transferred from the audio processing part 22 to the drive part 21, a management information memory 24 storing the management information and a system controller 25.
記録再生装置１０は、ディスク１にデータの書き込みを行うドライブ部２１と、オーディオデータに対する符号化を行うオーディオ処理部２２と、オーディオ処理部２２からドライブ部２１へ転送されるオーディオデータを一時的に格納するバッファメモリ２３と、管理情報を格納する管理情報メモリ２４と、システムコントローラ２５とを備えている。 - 特許庁 - The controller has a first data transfer control section (11) which is connected to an external device, a second data transfer control section (12) which is connected to the nonvolatile memory, and a transfer arbiter (13) which controls data transfers to or from the buffer memory responding to transfer requests from the first and second data transfer control sections.
コントローラは外部装置に接続される第１データ転送制御部（１１）、不揮発性メモリに接続される第２データ転送制御部（１２）、及び第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部（１３）を有する。 - 特許庁 - And the access list information of the multi-channel is obtained by a reproduction control means 116, access list information of a buffer memory 9 is switched to the access list information of the multi-channel from access list information of 2 channels, and reproduction is started from the multi-channel.
そして再生制御手段１１６によりマルチチャンネルのアクセスリスト情報が取得され、バッファメモリ９のアクセスリスト情報が２チャンネルのアクセスリスト情報からマルチチャンネルのアクセスリスト情報に入れ換えられ、マルチチャンネルから再生が開始される。 - 特許庁 - When the same user data continue for the plurality of sectors, only user data of two sectors are transferred to a buffer memory and stored in an (N)th page and an (N+1)th page and a system controller 54 specifies the number of repeat of sectors and issues a repeat start instruction.
同一のユーザデータが複数セクタ分連続する場合には、２セクタ分のユーザデータのみをバッファメモリに転送して第Ｎページと第Ｎ＋１ページに格納しておき、システムコントローラ５４がセクタリピート数を指定してリピート開始命令を発行する。 - 特許庁 - A line comparison part 103 inputs line data in the order of a block under consideration, and compares the line under consideration with the previously input line, and stores a flag showing matching/mismatching in a buffer memory 108 as identification information, and outputs it to an integration part 104.
ライン比較部１０３は、着目ブロックから順にラインデータを入力し、着目ラインと直前に入力したラインとを比較し、一致、不一致を示すフラグを識別情報としてバッファメモリ１０８に格納し、統合部１０４に出力する。 - 特許庁 - Individual circuits 17h composed of 17a to 17d are provided for 10 lines, and the output data selecting part 17g sequentially and selectively reads bit string data for one line only from the output buffer memory 17c of a designated individual circuit 17h determined by the size of the dither matrix in a sub scanning direction.
17a 〜17d からなる個別回路17h は、10ライン 分設けらており、出力データ 選択部17g が、ディザマトリクスの副走査方向のサイズ にて決まる指定の個別回路17h の出力バッファメモリ 17c のみから順に１ライン 分のビット 列データ を選択的に読み出す。 - 特許庁 - The data of the ring buffer memory is shifted synchronous with the carriage of the label 1, and it is detected from the change in the value read from the address corresponding to the position of the printing head 5 that the tip of the label is positioned immediately below the printing head 5, and the printing head is stopped.
リングバッファメモリ２１のデータはラベル１の搬送に同期してシフトされ、印字ヘッド５の位置に対応するアドレスから読み出された値の変化から、ラベルの先頭が印字ヘッド５の直下に位置したことが検出され、停止される。 - 特許庁 - A PCR correcting means 17 rewrites a PCR by using the input time and an output time stored in the buffer memory 11 when the PCR is included in the packet whose output order is decided by the means 16.
ＰＣＲ補正手段１７は、出力順決定手段１６により出力順を決定されたパケットにＰＣＲが含まれる場合、バッファメモリ１１に格納されている入力時刻及び出力時刻を用いてＰＣＲの書き換えを行う。 - 特許庁 - On a periphery of a memory card 1A, whose part of the outline is formed without having a cap by a sealing part 2c made of thermosetting resin formed by transfer mold, a buffer 3 is provided.
キャップを有することなく、トランスファモールドで形成された熱硬化性樹脂からなる封止部２ｃにより外形の一部が形成されるメモリカード１Ａの外周面に、プラスチック射出成形法で形成された熱可塑性樹脂からなる緩衝部３を設けた。 - 特許庁 - Therefore, when data recorded in a disk in which the defective discrimination information is recorded are reproduced, it is possible to prevent the data in the defective packet from being stored in buffer memory based on the fact that the defective discrimination information is detected.
したがって、欠陥識別情報が記録されたディスクに記録されているデータの再生を行う場合は、欠陥識別情報が検出されたことに基づいて、欠陥パケットのデータをバッファメモリに格納させないようにすることができるようになる。 - 特許庁 - To easily execute an image compositing process regardless of the capacity of a data buffer even if two images of superhigh accuracy are processed to each other when the images are composited between the image files of very large capacities compared with a system mounted memory.
システムの実装メモリに比べて非常に大きい画像ファイル同士で画像合成を行う場合、特に超高精細画像同士での画像処理を行う場合にも、データバッファの大きさに関わらず画像合成処理を容易に実行可能とする。 - 特許庁 - An abnormal pixel detecting part 25 previously reads an original in an original absence state without feeding the original, detects the abnormal pixel two-dimentionally based on the image data stored in a buffer memory 26, identifies the boundary of dust, etc., and detects a proper correction range.
異常画素検出部２５は原稿を搬送せずにあらかじめ無原稿状態で読み取りバッファメモリ２６に格納された画像データから異常画素の検出を平面的に行い、ゴミ等の境界を識別し適切な補正範囲を検出する。 - 特許庁 - At the time of operation of a communication control system, a control unit 13 stores data received at a reception buffer 14a in a main memory 14c by way of a modem 20 and a comb port 1 from a terminal 30 on a preset communication condition with a prescribed timing.
本発明の通信制御システムの動作時に、制御ユニット１３は、予め設定した通信条件で、端末３０からモデム２０とコムポート１を介して受信バッファ１４ａに受信したデータを所定のタイミングでメインメモリ１４ｃに格納する。 - 特許庁 - An extraction part extracts the required data by searching in the range determined by the search range determination part out of an entire range of the ring buffer 23 and copies the extracted required data to the area of the work memory 24 secured by the area securing part.
抽出部は、リングバッファ２３の全範囲のうち検索範囲決定部により決定された範囲を検索して所要のデータを抽出し、この抽出した所要のデータを領域確保部により確保された作業メモリ２４の領域にコピーする。 - 特許庁 - When the channel order is switched due to movement of a recording head 37, switching control is performed at an LUT 160 when image data is transferred from a line memory 156 to a channel buffer 158 in correspondence with the switched arrangement.
記録ヘッド３７の移動によってチャンネル順序が入れ替わった場合に、この入れ替わったときの並びに対応して、ラインメモリ１５６からチャンネルバッファ１５８への画像データの転送時にＬＵＴ１６０において入れ替え制御を行うようにした。 - 特許庁 - In this serial ATA type interface device, an S-ATA bridge 10 connected to the host system 2 via a serial ATA bus 4 is provided with a shadow register 11 storing commands and a buffer memory 12 accessible from an HDC 20.
シリアルＡＴＡ方式のインターフェース装置において、シリアルＡＴＡバス４を介してホストシステム２に接続されたＳ−ＡＴＡブリッジ１０は、コマンドを格納するシャドーレジスタ１１及びＨＤＣ２０のアクセスが可能なバッファメモリ１２を有する。 - 特許庁 - The part 151 fetches the DMA processing information of a user terminal to which a buffer memory becoming empty this time is attached from the DMA management table in response to transmission completion from a transmission managing/controlling part and adds the DMA processing information to a DMA standby queue.
ＤＭＡ管理部は、送出管理／制御部からの送出完了に応答して、今回空になったバッファメモリが割り当てられているユーザ端末のＤＭＡ処理情報をＤＭＡ管理テーブルから取り出して、ＤＭＡ待ちキューに追加する。 - 特許庁 - A control part 4 for detecting a continuous frame whose contents coincide for discarding is installed on the inside or front stage of a reception part 1 and the data received by the reception part 1 are stored into a buffer memory 2 before a CPU3 processes the reception data.
内容が一致する連続フレームを検出して廃棄する制御部４を受信部１の内部又はその前段に設置し、この受信部１で受信したデータをバッファメモリ２に格納してからＣＰＵ３がその受信データ処理を行う。 - 特許庁 - In the imaging device with a recording function, when separated recording section 3 and imaging section 2 are connected, an imaging microcontroller 21 generates association data for associating voice data which is recorded in a recording buffer memory 35, with image data recorded in a recording section 26, to be recorded.
分離した録音部３と撮影部２とを結合させた際に、撮影用マイクロコントローラ２１により、録音バッファメモリ３５に記録された音声データと記録部２６に記録された画像データとを関連付ける関連データが作成されて記録される。 - 特許庁 - Then, a block reading part 13 reads pieces of block data 31R, 31G, 31B from a plurality of pieces of line data for the respective colors written in the buffer memory 3, and a block image processing part 14 performs predetermined data processing to the pieces of block data 31R, 31G, 31B.
そして、ブロック読出部１３は、バッファメモリ３に書き込まれた各色についての複数のラインデータからブロックデータ３１Ｒ，３１Ｇ，３１Ｂを読み出し、ブロック画像処理部１４は、そのブロックデータ３１Ｒ，３１Ｇ，３１Ｂに対して所定のデータ処理を行う。 - 特許庁 - Then, it is decided whether the control period is a restartable control period; and if it is decided to be a restartable control period, the content of a restart data buffer 828 updated in the previous control period is preserved into a restart data memory 826 (step S44).
再開可能制御周期かどうかを判断し、再開可能制御周期であると判断した場合には、前の制御周期で更新された再開用データバッファ８２８の内容を再開用データ記憶部８２６に保存する（ステップＳ４４）。 - 特許庁 - A character to be transmitted to a FIFO buffer memory 4 and a mark character for instructing and controlling transmission completion for an LSI 3 for communication are written through the control of firmware 1 for communication and a CPU 4 on the basis of a transmission instruction of an application.
アプリケーションの送信指示に基づいて、ＦＩＦＯバッファメモリ４に伝送するキャラクタと通信用ＬＳＩ３に対する送信完了を指示制御するためのマークキャラクタを通信用ファームウェア１及びＣＰＵ２の制御を通じて書き込む。 - 特許庁 - To provide a wireless data communication method capable of successively preserving signals transmitted from a transmission-side means in a ring buffer memory, packet-transmitting them and restoring them in a reception-side means, thereby restoring even data that have not arrived from the data that have arrived.
送信側手段から送信される信号をリングバッファメモリに順次保存してパケット送信し、受信側手段にて復元することにより、到達したデータから、未到達のデータも復元できる無線データ通信方法を提供することである。 - 特許庁 - Therefore, when the data is sent from the server 13 to the cellular phone 12, the data are successively sent according to data playback timing by the cellular phone 12, thereby regulating a memory of the data to a buffer of the cellular phone 12.
このため、サーバー１３から携帯電話１２にデータを送信する際に、当該携帯電話１２によるデータの再生タイミングに合わせて当該データが順次送信されることになり、これによって、携帯電話１２のバッファへのデータの記憶が規制される。 - 特許庁 - At the same time, the vehicle data recorder 200 performs a diagnostic communication with the initialized on-vehicle electronic control device 111A via a diagnostic communication bus 105 and stores the control information and specific information by the diagnostic communication in a ring buffer memory 201.
同時に車両データレコーダ２００は、初期設定された車載電子制御装置１１１Ａと診断通信バス１０５を介して診断通信を行っており、制御情報と診断通信による固有情報とをリングバッファメモリ２０１に記憶する。 - 特許庁 - When the character is not modified the font manager 8 applies the memory destination of character image data to the imaging manager 9 and the imaging manager 9 reads the character image data from the CG-ROM 6 directly to form printing image data to store the same in the image buffer 5.
文字修飾を行わない場合、フォントマネージャ８は文字イメージデータの記憶先アドレス等をイメージングマネージャ９に通知し、イメージングマネージャ９は、直接CG-ROM６から文字イメージデータを読み出して印刷用イメージデータを生成し、イメージバッファ５に格納する。 - 特許庁 - To provide a CMOS output buffer circuit which outputs a constant output current in spite of a variation of a supply voltage and prevents a malfunction of a semiconductor memory device by supplying a stable supply current.
本発明は、電源電圧の変化に関らず一定の出力電流を出力することを可能とし、安定した電源電流を供給して半導体メモリ装置の誤動作を防止するＣＭＯＳ出力バッファ回路を提供することを課題とする。 - 特許庁 - The PCI interface 3 writes the received data in a receiving buffer in the memory 10 secured as a writable area under the control of a host CPU 8 of the CPU card (B) through a local bus 1 and a host-local bus bridge 9.
ＰＣＩインタフェース３は、この受信したデータを、ローカルバス１、ホスト−ローカルバスブリッジ９とを介して、ＣＰＵカード（Ｂ）におけるホストＣＰＵ８の管理の下で書き込み可能な領域として確保しているメモリ１０上の受信バッファに書き込む。 - 特許庁 - Thus, the frequency of the read clock is changed with the unread data amount in the buffer memory 15 so as to keep the unread data amount nearly constant thereby coping with a very small frequency difference between the transmitter side and the receiver side.
したがって、バッファメモリ１５における未読データ量に応じて読出しクロックの周波数が変化し、該未読データ量を略一定に維持することができ、送信側と受信側との微妙なクロック周波数の差に対応することができる。 - 特許庁 - A memory control part 23 performs control so that when a packet header detection part 21 detects the packet header of one packet without any error, the payload of the packet separated by a payload separation part 22 is stored in buffer memories 24, 25, and 26.
あるパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できた場合には、ペイロード分離部２２により分離された当該パケットのペイロードがバッファメモリ２４，２５，２６に格納されるように、メモリ制御部２３が制御する。 - 特許庁 - To provide a transmitter-receiver and a method which do not need a large buffer memory and do not have to attach or eliminate a channel identification number to a frame in the case of multiplexing the transmission signal of gigabit Ethernet and transmitting/receiving the transmission signal.
ギガビットイーサネットの伝送信号を多重化して送受信する際に、大きなバッファメモリを必要とせず、フレームにチャンネル識別番号を付加または除去する処理を必要としない送受信装置および方法を提供することにある。 - 特許庁 - The frame buffer controller 105, the memory address generator 107 and a display data controller 108 operate the attribute value of an image positioned on a display position by operation using the parameter to compose a display image plane, and output display data.
フレームバッファコントローラ１０５、メモリアドレスジェネレータ１０７および表示データコントローラ１０８は、前記パラメータを用いた演算により当該表示位置に位置する画像の属性値を演算して表示用画面を構成し、表示データを出力する。 - 特許庁
- 特許庁
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