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＜前へ 1 2 .... 455 456 457 458 459 460 461 462 463 .... 476 477 次へ＞- An output circuit 10 comprises a latch circuit 11 latching the data synchronizing with a clock, a phase difference adjusting circuit 12 which can adjust difference between a rise phase and a fall phase of an output of the circuit 11 responding to a control signal, and an output buffer 13 to which an output of the circuit 12 is supplied.
出力回路１０はクロックに同期して上記データをラッチするラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相の差を制御信号に応答して調整可能な位相差被調整回路１２と、回路１２の出力が供給される出力バッファ回路１３とからなる。 - 特許庁 - If the access entry of a cache memory 102 varies for an instruction fetch from a CPU 11, a branch target buffer 104 is accessed in advance and a cache access is made to a predicted branch address, whereby a cache is hit when a branch instruction is executed afterward to make a branch prediction.
ＣＰＵ１０１からの命令フェッチにおいて、キャッシュメモリ１０２のアクセスエントリが変わる場合、先行して分岐ターゲットバッファ１０４をアクセスし、予測分岐先アドレスに対して予めキャッシュアクセスすることにより、後に分岐命令が実行されて分岐予測が行われた際にキャッシュヒットさせるようにする。 - 特許庁 - In communication with the mobile terminal using a Mobile IP, the router (MAG) performs proxy processing of the Mobile IP, and even if the mobile terminal moves to another link, the controller informs the router of an instruction to transfer binding cache, header compression information, and data addressed to the mobile terminal and stored in a buffer.
Ｍｏｂｉｌｅ ＩＰを利用する移動端末と通信する場合において、ルータ（ＭＡＧ）が、Ｍｏｂｉｌｅ ＩＰの代理処理を行ない、移動端末が他のリンクに移動した場合でも、制御装置がルータに、バインディング・キャッシュ、ヘッダ圧縮情報及び移動端末宛のバッファに溜まったデータを転送するよう指示通知を送信する。 - 特許庁 - This data transfer device has the PCI interface, a large number of devices via the PCI interface, a memory interface, and a common memory, and allows the large number of devices to read and write data to the common memory, and also has a buffer for preserving a read address corresponding to the number of devices, read data, and the read data number.
ＰＣＩインターフェースと、ＰＣＩインターフェースを介した多数のデバイスと、メモリーインターフェースと、共有メモリとを有し、前記多数のデバイスが前記共有メモリに対しデータのリード/ライトを行うデータ転送装置において、デバイスの数に相当するリードアドレス、リードデータ、リードデータ個数を保存するバッファを持つデータ転送装置である。 - 特許庁 - The storage area of this memory 23 is divided into a head cache part 24 capable of storing a data amount equivalent to a maximum seek execution time at least and caching data in the head of the streaming data read out of the optical disk 10 and a ring buffer part 25 for buffering data after the head portion in the form of ring.
このメモリ２３の記憶領域は、少なくとも最大シーク実行時間分に相当するデータ量を記憶でき且つ光ディスクク１０から読み出されたストリーミングデータの先頭部分のデータをキャッシュする先頭キャッシュ部２４と、その先頭部分以降のデータをリング状にバッファリングするリングバッファ部２５とに分けられる。 - 特許庁 - Still further, when low power consumption mode is specified, a current path of a CLK buffer (64) for generating the internal clock signal is interrupted and the paths of the circuits (20) and (22) are interrupted, according to an external clock enabling signal(EXCKE) and a low power mode instruction signal (SRFPWD).
また、低電力消費モードが指定されたときには、外部クロックイネーブル信号（ＥＸＣＫＥ）と低電力モード指示信号（ＳＲＦＰＷＤ）に従って、内部クロック信号を発生するＣＬＫバッファ（６４）の電流経路を遮断し、またコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。 - 特許庁 - The store buffer circuit 12 determines, when a store instruction is output from a central processing unit 60, whether a store instruction for the same address on a main storage device 70 as the preceding store instruction is stored; and when determining it is stored, outputs the stored store instruction to a merge circuit 11.
そして、ストアバッファ回路１２は、中央処理装置６０からストア命令が出力されると、当該ストア命令と主記憶装置７０上で同一のアドレスに対するストア命令を記憶しているか否かを判定し、記憶していると判定した場合は、この記憶しているストア命令をマージ回路１１に出力する。 - 特許庁 - A displayed image production section 26 reads out an original image from the frame buffer 22, and also displays data in the ROI region expanded by the ROI region expansion section 24 on a display device 50 by reading out the data in the ROI region instead of the original image in the ROI region set on the original image and its peripheral regions.
表示画像生成部２６は、フレームバッファ２２から原画像を読み出すとともに、原画像に設定されたＲＯＩ領域及びその周辺領域においては、ＲＯＩ領域拡大部２４で拡大されたＲＯＩ領域のデータを原画像の代わりに読み出して、表示装置５０に表示させる。 - 特許庁 - By the repetition of such line based wavelet inverse transform, as soon as the base band image data are stored as much as a predetermined L line in the buffer 122, the control portion 111 causes a line base analysis filter portion 311 to perform a line based wavelet transform to the base band image data as much as the L line.
このようなラインベースウェーブレット逆変換処理が繰り返されることにより、バッファ１２２にベースバンドの画像データが所定のＬライン分蓄積され次第、制御部１１１は、ラインベース分析フィルタ部３１１に、そのＬライン分のベースバンドの画像データに対して、ラインベースウェーブレット変換を行わせる。 - 特許庁 - The vertical direction buffer means is constituted of levers 14 and 15 oscillating in the vertical direction with each of pins 22 as a center, a roller 12 provided at an end of each of the levers 14 and 15 and abutted on an encoder rod 6, and a shock absorber 25 provided at the other end of each of the levers 14 and 15 to suppress oscillation of each of the levers 14 and 15.
鉛直方向緩衝手段は、ピン２２を中心として鉛直方向に揺動するレバー１４，１５と、各レバー１４，１５の一端に設けられエンコーダロッド６に当接するローラ１２と、各レバー１４，１５の他端に設けられ各レバー１４，１５の揺動を抑えるショックアブソーバ２５とからなる。 - 特許庁 - Further, the impact base material section 18a is thinner than the impact absorbing section 18b, and the impact buffer member 18 which is buckled from a bent section thereof so as to absorb the impact by allowing the impact base material section 18a to be bent when the impact is received, is disposed and fixed in the electronic device body 17.
そして、緩衝基材部１８ａの厚みが緩衝柔軟部１８ｂより薄く、かつ、衝撃を受けたとき緩衝基材部１８ａが屈曲して、屈曲部から座屈して衝撃を吸収するようにした衝撃緩衝部材１８を電子機器装置本体１７に配設、固着した構成とする。 - 特許庁 - When the bit error rate of an MPEG-TS signal from a demodulation circuit is measured by a BER measuring instrument, a false MPEG-TS signal from the demodulation circuit is inputted from the input section to a connection circuit for measuring BER, and the false MPEG-TS signal from the input section is delivered to a buffer.
復調回路からのＭＰＥＧ−ＴＳ信号のビットエラーレートをＢＥＲ測定器で測定する際、ＢＥＲ測定用接続回路では、復調回路からの疑似ＭＰＥＧ−ＴＳ信号が入力部より入力され、この入力部からの疑似ＭＰＥＧ−ＴＳ信号がバッファ部に与えられる。 - 特許庁 - A ribbon lead wire solder plated onto an ordinary copper foil is employed as a wiring material for an interconnect 3, which is provided at a connecting part 3C between some solar cell 2A and an adjacent solar cell 2B, with a buffer part 3D for preventing strain due to thermal expansion.
通常使用されている銅箔上に半田メッキされたリボン導線をインターコネクタ３用の配線材として用い、ある太陽電池セル２Ａとこれと隣接配置される太陽電池セル２Ｂとの間の接続部分のインターコネクタ３Ｃに熱膨張による歪みを防止するための歪み緩衝部３Ｄ設ける。 - 特許庁 - Respective frames of the image data DTRW are stored in the frame buffer 33 in synchronism with a vertical synchronizing signal and respective frames of the image data DTAW and composition logic data DTCW are stored in the frame buffers 32 and 34 by the MPU independently in storage periods of corresponding frames of the image data DTRW.
画像データＤＴＲＷの各フレームは垂直同期信号に同期してフレームバッファ３３に記憶され、画像データＤＴＡＷ，合成論理データＤＴＣＷの各フレームは画像データＤＴＲＷの対応するフレームの記憶期間内に別個独立にＭＰＵによりフレームバッファ３２，３４に記憶される。 - 特許庁 - The method executes a procedure including a step S1 of executing the head positioning control from original servo information recorded on the disk medium, a step S2 of generating the positioning correction information for correcting a positioning error, and a step S3 of recording the positioning correction information into a correction information recording buffer.
本方法は、ディスク媒体上に記録された原サーボ情報に基づいてヘッドの位置決め制御を実行するステップＳ１と、位置決め誤差を補正するための位置決め補正情報を生成するステップＳ２と、前記位置決め補正情報を補正情報記録バッファに記録するステップＳ３とを有する手順を実行する。 - 特許庁 - A phase difference between a feedback clock signal FBCLK, which corresponds to the internal clock signal (CLKP, CLKN) generated through variable delay lines (32, 33), and a buffer clock signal (BUFCLK) corresponding to the external clock signal is detected and the detected result is transfered via a shift circuit (42) to an outside.
可変遅延線（３２，３３）を通して生成する内部クロック信号（ＣＬＫＰ，ＣＬＫＮ）に対応するフィードバッククロック信号ＦＢＣＬＫと外部クロック信号に対応するバッファクロック信号（ＢＵＦＣＬＫ）の位相差を位相検出器（３５）で検出し、該検出結果をシフト回路（４２）を介して転送する。 - 特許庁 - Speech waveforms of the head of a paragraph being reproduced at present as a synthesized voice, heads of two preceding paragraphs, and heads of two succeeding paragraphs are stored in auxiliary buffers 110a 10 110e beforehand, and a speech waveform buffer 110 is filled while reproducing the synthesized voice when a reproducing position of the synthesized voice is changed by a user.
現在合成音再生中の段落の２つ前から２つ先までの段落の先頭の音声波形を補助バッファ１１０ａ〜１１０ｅにあらかじめ蓄積しておき、ユーザにより合成音の再生位置が変更された際にはこれを再生しつつ音声波形バッファ１１０の充填を行う。 - 特許庁 - This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.
バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁 - To provide a forwarding apparatus or the like in a system supporting PPP multi-link, copying/deleting only meta data information in a packet stored in a buffer of a memory, and performing packet fragmentation for multi-linking and packet copying for multicast traffic processing in the PPP multi-link, to thereby improve performance of a forwarding engine.
メモリのバッファに格納されたパケットのメタデータ情報のみを複写／削除し、PPPマルチリンクでマルチリンクに対するパケット分割とマルチキャストトラフィック処理のためのパケット複写とを行うことで、フォーワーディングエンジンの性能を向上させるPPPマルチリンクを支援するシステムでのフォーワーディング装置等を提供する。 - 特許庁 - The controller 23 designates a present data to be shown on a display 27 among the video data stored in the buffer 24, instructs a video decoder 25 to do this, and outputs its PTS being a value uniquely identifying the designated present image to a sub-data selector 30.
ビデオデータ制御部２３は、ビデオデータバッファ２４に格納されているビデオデータの中から、表示部２７に表示する表示画像を指定し、それをビデオデコード部２５に指示し、同時に、ビデオデータ制御部２３は、この指定した表示画像を一意的に特定する値であるＰＴＳを補助データ選択部３０に出力する。 - 特許庁 - When an MPEG-TS sent by a hierarchical demodulation service is read from a recording medium 101 and reproduced, a PID filter 104 refers to the PID of packets to discriminate a low hierarchy packet, outputs packets required for actual reproduction to a decode buffer 105, and discards the low hierarchy packet.
階層変調サービスで送られたＭＰＥＧ−ＴＳを記録媒体１０１から読み出して再生する際、ＰＩＤフィルタ１０４によって、パケットのＰＩＤを参照して低階層パケットを判別し、実際の再生に必要なパケットをデコードバッファ１０５に出力するとともに、低階層パケットを破棄する。 - 特許庁 - When the screw shaft 14 is smoothly extracted/retracted by the relative rotation of the tubes 10 and 11 and an impact is applied to a container installed with the cartridge 1, the inner tube 11 advances along with the screw shaft 14 against the energizing means 16, absorbs the impact by a buffer operation and prevent the pulled-out/breaking of the cosmetic M.
従って、筒１０，１１の相対回転により螺子棒１４が円滑に進退し、一方カートリッジ１を装着した容器に衝撃が作用すると、内筒１１が螺子棒１４を伴い付勢手段１６に抗し前進し緩衝作用により衝撃を吸収し化粧料Ｍの抜け出し・折損を防止する。 - 特許庁 - A CPU 109 receives a call termination information signal, when an ID of the received call termination information signal is addressed to a group to which its own mobile unit belongs and stores an ID of a received call termination type signal to a temporary ID buffer 106, when the ID of the received call termination type information signal is addressed to the group, to which its own mobile unit belongs.
ＣＰＵ１０９は、受信された着信情報信号のＩＤ値が自移動機が属するグループ宛である場合は着信情報信号を受信し、受信された着信情報信号のＩＤ値が自移動機が属するグループ宛である場合はそのＩＤ値をテンポラリＩＤバッファ１０６に保存する。 - 特許庁 - When a recording error occurs during recording operation, as shown in Fig. (e), data recording is restarted from an address N blocks short of a pointer Ep where the error occurred, and as shown in Fig. (f) and Fig. (g), data are recorded onto the buffer memory 17 while the recorded data are held with the Wp and the Rp being separated with N tracks.
記録動作中に記録エラーが発生すると、図３（ｅ）のように、エラーが発生したポインタＥｐよりＮトラック分手前のアドレスからデータ記録を再開し、図３（ｆ）、図３（ｇ）のように、ＷｐとＲｐとをＮトラック分隔てて、この記録済みデータを保持しながら、データをバッファメモリ１７上に記録する。 - 特許庁 - A buffer rubber belt 10 looped over a pair of pulleys 9 and 9 is installed between the conveying surface 5 of the conveyor belt 4 and the outlet 8 of a chute 6 in such a manner as to tilt downward in the traveling direction of the conveyor belt 4, and a generator 13 is coupled to the rotating shaft 11 of at least one pulley 9.
コンベヤベルト４の搬送面５とシュート６の排出口８との間に、一対のプーリ９、９に掛け回された緩衝用ゴムベルト１０をコンベヤベルト４の走行方向に向けて下方へ傾くようにして設置すると共に、少なくとも一方のプーリ９の回転軸１１に発電機１３を連結する。 - 特許庁 - A buffer management part 3 and a down-counter part 4 are associated with each of logical links stored in a physical link, and a down-counter part 4 adds variable length packet length outputted to the corresponding logical link to a count value, and subtracts the count value according to the band speed of the corresponding logical link, and decides whether or not the count value exceeds a threshold.
バッファ管理部３とダウンカウンタ部４は物理リンクに収容された各論理リンクに対応付けられ、ダウンカウンタ部４が対応する論理リンクに出力された可変長パケット長をカウント値に加算し、対応する論理リンクの帯域速度に応じてカウント値を減算し、カウント値が閾値を超えているか否かを判定する。 - 特許庁 - A main control part 20 calculates the data quantity of encoded data for recording for 1 VOBU with an ECC size (S2), acquires the free capacity of a buffer memory 13 (S4→S5), when the free capacity with 1 ECC block size exists, outputs the data for recording for 1 VOBU by unit of an ECC block size (S6→S7).
メイン制御部２０は、エンコードされた１ＶＯＢＵ分の記録用データのデータ量をＥＣＣサイズで算出する（Ｓ２）とともに、バッファメモリ１３の空き容量を取得し（Ｓ４→Ｓ５）、１ＥＣＣブロックサイズの空き容量が存在すれば、１ＶＯＢＵの記録用データをＥＣＣブロックサイズ単位で出力する（Ｓ６→Ｓ７）。 - 特許庁 - In a computer network system, a computer 14 in a private internal subnet 12 ca freely perform access to an external network through a computer 13 in an opened subnet 11, by operating the computer 13 in the opened subnet 11 from the computer 14 in the private internal subnet 12 by making a remote control based on frame buffer transfer.
フレームバッファ転送に基づく遠隔操作によって非公開内部サブネット１２内の計算機１４から公開サブネット１１内の計算機１３を操作することにより、非公開内部サブネット１２内の計算機１４は公開サブネット１１内の計算機１３を通じて外部ネットワークを自由にアクセスする事ができる。 - 特許庁 - A retransmission control part 205 decides the setting values of both timers 207 and 208 from the number of retransmissions, a network propagation delay time, the number of receiving terminals and an allowable delay time so that a delay time from the loss detection of the data packet up to the arrival of a retransmitted packet can be kept within the allowable time determined by the capacity of a buffer 202.
再送制御部２０５は、データパケットのロス検知から再送パケットの到着までの遅延時間が、バッファ２０２の容量で決まる許容時間内に収まるように、再送回数、ネットワーク伝搬遅延時間、受信端末数、許容できる遅延時間から両タイマ２０７，２０８の設定値を決定する。 - 特許庁 - On the contrary, when picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control part 16, a FIFO memory 34, and a drive pulse generating part 35, irradiation of the laser beam is performed for the picture data, and a visible picture is formed on the thermosensitive plane of the optical disk D.
一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスクＤの感熱面に可視画像が形成される。 - 特許庁 - When receiving the prize ball BUSY signal, the game control means carries out the processing of subtracting the number designated by the winning ball control signal from the contents of a total prize ball buffer for storing the number of prize balls to be put out and then, outputs the subsequent winning ball control signal when the number of the prize balls yet to be put out is still stored.
遊技制御手段は、賞球ＢＵＳＹ信号を受信すると、賞球払出数を記憶する総賞球数バッファの内容から賞球制御信号で指定した数を減算する処理を行った後、未払出の賞球数がまだ記憶されていれば次の賞球制御信号を出力する。 - 特許庁 - The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.
切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁 - An address ID decision section 3 immediately decides a data destination address at the time point that an address ID included in the header part of a received data DAT_1 is received, and when it is not being addressed to itself, a transmission control section 4 transfers the received data DAT_1 simultaneously with the reception of the received data DAT_1 in the reception data buffer 1.
宛先ＩＤ判定部３は受信データＤＡＴ＿１のヘッダ部に含まれる宛先ＩＤが受信された時点で直ちにデータの宛先を判定し、自分宛てでなければ、送信制御部４は受信データバッファ１による受信データＤＡＴ＿１の受信と同時進行でその受信データＤＡＴ＿１を転送する。 - 特許庁 - The piezoelectric actuator is provided with base layers (31, 20) of SiO_2 or Si ((100) orientation or (110) orientation), a buffer layer (41) constituted of strontium ruthenate (SRO), and the piezoelectric layer (44) constituted of a relaxation dielectric (PMN-PT) of (001) orientation, which belongs to the rhombohedral system or pseudo-isometric system at room temperature.
本圧電アクチュエータは、ＳｉＯ_２またはＳｉ（（１００）配向または（１１０）配向）の基層（３１、２０）、ルテニウム酸ストロンチウム（ＳＲＯ）で構成されるバッファ層（４１）、リラクサ系誘電体（ＰＭＮ−ＰＴ）で構成された（００１）配向で室温で菱面体晶系または疑似立方晶系の圧電体層（４４）を備えている。 - 特許庁 - A control signal generating part 7 inputs an interpolating direction control signal from a 2 : 3 pull-down phase detecting part 1, and controls a buffer memory 6 so as not to write any signal from the double speed conversion selector circuit 4 in a field whose field odd number/even number is the same as that of the previous field among three fields obtained by resolving one frame of a movie film.
制御信号生成部７は、2:3プルダウン位相検出部１からの補間方向制御信号を入力し、映画フィルムの1コマが3フィールドに分解されたもののうち、フィールド番号の奇数／偶数が前と同じフィールドの期間、倍速変換セレクタ回路４からの信号を書き込まないようにバッファメモリ６を制御する。 - 特許庁 - Product water produced at the fuel cell 1 is stored in a pure water tank 2, a water level is detected by a pure water tank level sensor 3 for a control part 5 to control switching of a first drain valve 4, and at the same time, the product water drained from the pure water tank 2 by water-level control is stored in a buffer tank 6.
燃料電池１で生成された生成水を純水タンク２に貯蔵し、この水位を純水タンク水位センサ３で検出して制御部５が第１の排水弁４の開閉を制御するとともに、水位制御により純水タンク２から排出した生成水をバッファタンク６に貯蔵する。 - 特許庁 - A head controller 20 includes a line buffer 23, a data transfer control section 24, image memory 25, a video data control section 26, a writing address operation section 27, a registration-inclination compensating information storing section 28, a UART communication section 29, a curve-MLA (micro lens array) compensating information storing section 30 and an EEPROM communication section 31.
ヘッドコントローラ２０には、ラインバッファ２３、データ転送制御部２４、画像メモリ２５、ビデオ（ＶＩＤＥＯ）データ制御部２６、書き込みアドレス演算部２７、レジスト・斜行補正情報記憶部２８、ＵＡＲＴ通信部２９、湾曲・ＭＬＡ（マイクロレンズアレイ）補正情報記憶部３０、ＥＥＰＲＯＭ通信部３１が設けられている。 - 特許庁 - When the setting data 1f indicate ON when the power source is turned ON, the CPU 12 supplies the initial setting data at the time of shipment from the factory stored in the ROM 14 to the setting data storage part and then supplies at least a part of the initial setting data at the time of the shipment from the factory stored in the setting data storage part to a current buffer in a RAM 13.
CPU１２は、電源投入時に、この設定データ１ｆがオンである場合は、設定データ記憶部に、ROM１４内に記憶された工場出荷時の初期設定データを供給し、その後、RAM１３内のカレントバッファに、設定データ記憶部に記憶された工場出荷時の初期設定データの少なくとも一部を供給する。 - 特許庁 - A lower end part of a buffer 14 wherein a coil spring 12 and a damper 13 are approximately coaxially mounted, is pivoted on an end part of a connecting part 30 extended to a car body inner side of a wheel support 11 of a rear wheel 2, and its vertical reaction force generates the momental force Mn in the direction of a negative camber to the rear wheel 2.
コイルバネ１２及びダンパ１３が略同軸に配置された緩衝装置１４の下端部を、後車輪２のホイールサポート１１の車体内方側に延出させた連結部３０の端部に枢着して、その上下反力が後車輪２に対し負キャンバの向きのモーメント力Ｍｎを発生させるようにする。 - 特許庁 - To provide a method for quantitatively and readily recovering glycine and ammonia by which the activity based on a microbial cell and unit time is high without disposing of a large amount of a culture medium or the microbial cell and without using a buffer solution for adjusting the pH of a reactional liquid when the glycine is produced from glycinonitrile using the microorganism.
微生物を用いグリシノニトリルからグリシンを生産するにあたり、菌体当たり、かつ単位時間当たり活性が高く、培地や菌体を多量に廃棄せず、反応液のpHを調整するための緩衝液を用いず、グリシンとアンモニアが定量的に、かつ容易に回収する方法を提供する。 - 特許庁 - To provide a method for quantitatively and readily recovering glycine and ammonia by which the activity based on a microbial cell and unit time is high without disposing of a large amount of a culture medium or the microbial cell and without using a buffer solution for adjusting the pH of a reactional liquid when the glycine is produced from glycinonitrile using the microorganism.
微生物を用いグリシノニトリルからグリシンを生産するにあたり、菌体当たり、かつ単位時間当たり活性が高く、培地や菌体を多量に廃棄せず、反応液のｐＨを調整するための緩衝液を用いず、グリシンとアンモニアが定量的に、かつ容易に回収する方法を提供する。 - 特許庁 - To prevent a window from being canceled by the effect of the offset of the operational amplifier circuit of a liquid crystal driving power supply device, which employs a window comparator made up from operational amplifier circuits, and through-put currents to flow in P and N channel MOS transistors constituting of an output buffer.
オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。 - 特許庁 - Together with it, a through hole 15 is made in the semiconductor substrate 12 where the buffer circuit is integrated, and a third bump 16 is made on this through hole 15.
論理回路とバッファ回路を別々の半導体基板１１，１２に集積し、論理回路の端子となる第１のバンプ１３と、入出力バッファ回路の端子となる第２のバンプ１４を直接接続するとともに、バッファ回路が集積された半導体基板１２にスルーホール１５を形成し、このスルーホール１５の上端部に第３のバンプ１６を形成する。 - 特許庁 - A DTS generator 17 generates decoding time stamp information indicating the reading timing of compressed data from a decoding side input buffer 22a according to the amount of prediction encoding data by each channel and a formating circuit 19 formats a packet having a packet header including the decoding time stamp information and user data including the compressed data.
ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁 - The shift register SR outputs shift pulses IN by stages in sequence in timing to line sequential scanning, and each output buffer BUF 2 operates in response to shift pulses IN output from a corresponding state of the shift register SR to output power pulses Vpulse supplied from the pulse power source PS as the control signal to a corresponding scan line WSL.
シフトレジスタＳＲは、線順次走査に合わせて順次各段ごとにシフトパルスＩＮを出力し、各出力バッファＢＵＦ２は、対応するシフトレジスタＳＲの段から出力されたシフトパルスＩＮに応じて動作し、パルス電源ＰＳから供給された電源パルスＶｐｕｌｓｅを制御信号として対応する走査線ＷＳＬに出力する。 - 特許庁 - At the lower part of a silicon nitride film 3 that becomes a mask when a substrate 1 of an element separation region is etched for forming a groove 5a, an amorphous silicon film (buffer film) 16 is provided.
素子分離領域の基板１をエッチングして溝５ａを形成する際のマスクとなる窒化シリコン膜３の下部にアモルファスシリコン膜（バッファ膜）１６を設け、素子分離溝の形成後に窒化シリコン膜３およびアモルファスシリコン膜１６を除去した際、素子分離溝に埋め込まれた酸化シリコン膜７の表面を窒化シリコン膜３およびアモルファスシリコン膜１６の膜厚に相当する分だけ高くする。 - 特許庁 - Thus, the enable signals become low, an N channel MOS transistor and a P channel MOS transistor inside the inverter 15 and the buffer 16 constituted of a CMOS are not simultaneously turned to a conductive state at the time of outputting high impedance Xz from the output terminal 8 and thus, the through current is prevented from flowing.
よって、イネーブル信号がＬｏｗとなり、ハイインピーダンスＸｚを出力端子８より出力するとき、ＣＭＯＳで構成されるインバータ１５及びバッファ１６内のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタが同時に導通状態となることがないので、その貫通電流が流れることを防ぐことができる。 - 特許庁 - In the data transfer control devices for transferring data between different buses, when a DMAC part 104 performs DMA transfer between a memory part 110 and a memory part 111, and when a predetermined quantity of data are stored in each of the memory parts 110 and 111, DMA transfer is performed through a buffer memory 104b.
異なるバス間でのデータ転送を行うデータ転送制御装置において、ＤＭＡＣ部１０４がメモリ部１１０とメモリ部１１１との間でＤＭＡ転送を行う際に、メモリ部１１０及びメモリ部１１１にそれぞれ蓄積されたデータ量が所定のデータ量であるときはバッファメモリ１０４ｂを介したＤＭＡ転送を実行する。 - 特許庁 - An output timing determining reference time generation part 38 and a TS packet output timing adjustment part 39 output output data packet data RTP including actual information from a TS packet TP2 in a reception buffer 32 at timing based on a time stamp value in the TS packet TP2, a delay offset time ΔTDO and a receiver standard time RBT.
出力タイミング決定用基準時刻生成部３８及びＴＳパケット出力タイミング調整部３９は、ＴＳパケットＴＰ２内のタイムスタンプ値、遅延オフセット時間ΔＴＤＯ及び受信機基準時刻ＲＢＴに基づくタイミングで、受信バッファ３２内のＴＳパケットＴＰ２から実情報を含む出力パケットデータＲＴＰを出力する。 - 特許庁 - To not reduce transfer rate of data addressed to a specific mobile station UE transferred to a radio base station BTS from a radio network controller RNC when there is room in a radio transmission path established between the radio base station BTS and the specific mobile station UE or a buffer for the specific mobile station UE in the radio base station BTS.
無線基地局ＢＴＳと特定の移動局ＵＥとの間で確立されている無線伝送路や、無線基地局ＢＴＳにおける特定の移動局ＵＥ用のバッファ等に余裕がある場合に、無線制御装置ＲＮＣから無線基地局ＢＴＳに対して転送される特定の移動局ＵＥ宛てのデータの転送速度を低下させない。 - 特許庁
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