「buffer」を含む例文一覧(23848)
＜前へ 1 2 .... 452 453 454 455 456 457 458 459 460 .... 476 477 次へ＞- When video signals are input to a coding section 1, the video signals are rearranged in the order of coding by an image rearranging section 11, DCT coding is performed thereon by a DCT section 13, and the video signals are quantized by a quantizing section 14, variable-length-coded by a variable length coding section 15 and output as coded data via a buffer memory 16.
ビデオ信号が符号化部１に入力すると、画像並び替え部１１にて符号化順に並び替えられ、ＤＣＴ部１３によりＤＣＴ符号化され、量子化部１４にて量子化され、可変長符号化部１５にて可変長符号化され、バッファメモリ１６を介し符号化データとして出力される。 - 特許庁 - In the processing of expanding the storage capacity of a disk array 2 by adding a disk device 24, a control device 1 searches valid logical address in response to a copy 35 of an address translation table 32 at the start time of the storage capacity expansion and accumulates the searched valid logical address data by packing into a write buffer 31 following a restructuring.
制御装置１は、ディスク装置２４を追加してディスクアレイ２の記憶容量を拡張する処理で、記憶容量拡張開始時点のアドレス変換テーブル３２のコピー３５に従って有効な論理アドレスを検索し、その検索した有効な論理アドレスのデータを再構築後の書き込みバッファ３１に詰めて蓄積する。 - 特許庁 - The electronic still camera includes an imaging portion for photoelectric converting a subject image formed by a photographing optical system to a video picture signal, a recording portion for recording the video picture signal obtained from the imaging portion to the recording media, and a buffer memory portion capable of tentatively storing video picture signals output from the imaging portion for a plurality of screens.
電子スチルカメラが、撮影光学系によって形成された被写体像を映像信号に光電変換する撮像部と、撮像部から得られた該映像信号を記憶媒体に記録する記録部と、撮像部から出力される映像信号を一時的に複数画面分格納可能なバッファメモリ部とを有している。 - 特許庁 - The sample-hold circuit 20 includes: a switch element 21 for sampling an input signal Vin; the capacitive element 22 for holding the sampled input signal with a charging voltage of Vc=Vin-Vce; and a buffer amplifier 23 for applying impedance conversion to the input signal Vin=Vc+Vce held in the capacitive element 22 and providing an output.
サンプル・ホールド回路２０は、入力信号Ｖｉｎをサンプリングするスイッチ素子２１と、サンプリングされた入力信号ＶｉｎをＶｃ＝Ｖｉｎ−Ｖｃｅの充電電圧でホールドするコンデンサ素子２２と、コンデンサ素子２２にホールドされた入力信号Ｖｉｎ＝Ｖｃ＋Ｖｃｅをインピーダンス変換して出力するバッファアンプ２３とを有している。 - 特許庁 - An I/O buffer (interface circuit) 300 provided between a first circuit block (200) comprising a low withstand voltage transistor (LVTr) and a second circuit block (400) which are respectively activated by power sources of separate systems is constituted of a middle withstand voltage transistor (MVTr: transistor having a thicker gate insulation film than that of LVTr).
別系統電源で動作する、低耐圧トランジスタ（ＬＶＴｒ）で構成される第１の回路ブロック（２００）と第２の回路ブロック（４００）との間に設けられるＩ／Ｏバッファ（インタフェース回路）３００を、中耐圧トランジスタ（ＭＶＴｒ：ゲート絶縁膜の膜厚がＬＶＴｒよりも厚いトランジスタ）で構成する。 - 特許庁 - In each of IDT electrode 12 and 13, a filter body 1 for generating an elastic wave, a buffer region 2 in which electrode fingers 15 are arranged so as not to generate an elastic wave, and an impedance adjustment section 3 providing a capacitive component C2 are arranged in this order from the sides of the opposite IDT electrodes 13 and 12.
各々のＩＤＴ電極１２、１３について、弾性波の発生するフィルタ本体１と、弾性波が発生しないように電極指１５が配置された緩衝領域２と、容量成分Ｃ２をなすインピーダンス調整部３と、を対向するＩＤＴ電極１３、１２側からこの順番で配置する。 - 特許庁 - To provide a disk driving device capable of reducing a sense of discomfort to users by disturbance of pictures or sounds by supplying MPEG data having data structure based on an MPEG specification having no errors to an MGEG decoder while avoiding a buffer overrun phenomenon in a shock proof memory even at the time of occurrence of ECC decoding errors.
ＥＣＣデコードエラー発生時においてもショックプルーフメモリでのバッファオーバーラン現象を回避し、ＭＰＥＧデコーダにエラーのないＭＰＥＧ規格に準拠したデータ構造のＭＰＥＧデータを供給し、映像または音声の乱れによるユーザーへの不快感を低減することが可能なディスクドライブ装置を提供する。 - 特許庁 - The drive scanner 5 includes: a shift register to output an input signal from each stage while shifting the phase by one horizontal period each; a pulse generator for generating a pulse in a horizontal period cycle; and a buffer for extracting only one pulse according to the input signal, and outputting it to the corresponding scan line DS as the control signal.
ドライブスキャナ５は、水平期間づつ位相をずらしながら入力信号を各段から出力するシフトレジスタと、水平期間周期でパルスを生成するパルスジェネレータと、入力信号に応じて一つのパルスのみを抜き取って対応する走査線ＤＳに制御信号として出力するバッファとを有する。 - 特許庁 - An LLID addition circuit 35 of the OLT 10 stores the response message arriving from the ONU 18-1 to 18-n within prescribed time into a buffer 34, and a logical link is given to each application of the ONU 18-1 to 18-n in an order following priority listed in a priority table 36.
ＯＬＴ１０のＬＬＩＤ付与回路３５は、所定時間内に到達したＯＮＵ１８−１〜１８−ｎからの応答メッセージをバッファ３４に格納し、優先度テーブル３６と記載される優先度に従う順序での当該ＯＮＵ１８−１〜１８−ｎの各アプリケーションに論理リンクを付与する。 - 特許庁 - An elastic buffer section 71 infilled and placed to at least one of the expansion spacing between floor slab end faces constituting the adjoining upper structures 5 and 5 and the expansion spacing between main girder end faces and constituted by hardening an elastic small piece (rubber chip, etc.), and mixture of binder (one-liquid binder, etc.), is provided.
隣接する上部構造部５、５を構成する床版端面間の遊間部及び主桁端面間の遊間部のうちの少なくとも一方に充填配置され、弾性小片（ゴム製チップ等）及びバインダー（一液性バインダー等）の混合物を硬化させて構成される弾性緩衝部７１を備える。 - 特許庁 - A CD player 1 reads one frame data to put in an internal memory 8a of an audio DSP 8 when the audio DSP 8 decodes encoded audio data, and the audio decoder 8 repeatedly decodes the data in the internal memory 8a until the decoded data can be written into an output buffer 9.
ＣＤプレーヤ１において、オーディオＤＳＰ８が符号化された音声データを復号する際に、１フレーム分のデータをオーディオＤＳＰ８内の内蔵メモリ８ａに読み込み、そのデータをデコードした後に、出力バッファ９に書き出すようになるまでは、オーディオデコーダ８は内蔵メモリ８ａのデータを繰り返しデコードする。 - 特許庁 - Clock buffers (DCL1-DCL3) for supplying clock signals generated in the clock generator to the functional blocks and control circuits (BAC1-BAC3) which can adjust skews between clock signals supplied to the plurality of functional blocks by changing a threshold voltage of the clock buffer are provided.
上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファ（ＤＣＬ１〜ＤＣＬ３）と、上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路（ＢＡＣ１〜ＢＡＣ３）とを設ける。 - 特許庁 - When a secondary side Ir interface 20 detects a valid receiving interruption, concerning a secondary side data transmitter 2, the value of a data amount in a transmitting data buffer 26 is read by a secondary side CPU 22, a VCO 24 is controlled by a deviation from the set value and the clock of a secondary side I.430 interface 21 is matched with a primary side clock.
セカンダリ側データ伝送装置２は、セカンダリ側Ｉｒインタフェース２０が有効受信割り込みを検出すると、セカンダリ側ＣＰＵ２２が送信データバッファ２６のデータ量の値を読み込み、設定値とのずれによりＶＣＯ２４を制御し、セカンダリ側Ｉ．４３０インタフェース２１のクロックをプライマリ側クロックに合わせる。 - 特許庁 - Each of prediction sections 101 to 104 calculates a code length of a prediction target image with respect to each of a plurality of prediction modes, a coding distortion amount and a boundary distortion amount of coding distortion generated in a boundary of prediction units while referring to an image of the prediction unit, stored in a frame buffer 10, adjacent to the prediction target image of a prediction unit.
予測部101から104は、予測単位の予測対象画像に隣接する、フレームバッファ10が記憶する予測単位の画像を参照して、複数の予測モードそれぞれに対する予測対象画像の符号長、符号化歪量および予測単位の境界に生じる符号化歪の境界歪量を計算する。 - 特許庁 - After finish of inputting digital audio data in the track, a level of digital audio data of the memory buffer 29 relating to the track is changed in a digital volume 31 so that the maximum input audio level detected by the peak detecting section 30 is made almost the maximum record audio level of an MD of a recording and reproducing section 32, and recorded in the MD of the recording and reproducing section 32.
該トラックのディジタルオーディオデータの入力終了後、該トラックに係るメモリーバッファ29のディジタルオーディオデータは、ピーク検出部30により検知した最大入力オーディオレベルがほぼ録再部32のＭＤの最大記録オーディオレベルとなるように、レベルをディジタルボリューム31において変更してから、録再部32のＭＤへ記録される。 - 特許庁 - This device has: an operation valve for selectively feeding or blocking oil pressure to an oil passage on the downstream side; a hydraulic detection part for detecting the oil pressure in an oil passage L-32 on the downstream side of the working valve; a buffer member disposed between the passage L-32 and the hydraulic detection part for buffering the oil pressure acting on the hydraulic detection part.
下流側の油路へ選択的に油圧を供給又は遮断する作動バルブと、作動バルブより下流側の油路Ｌ−３２内の油圧を検出する油圧検出部と、油路Ｌ−３２と油圧検出部との間に配設され、油圧検出部に作用する油圧を緩衝する緩衝部材とを有する。 - 特許庁 - When a start position (ADTSα) and an end position (ADTSβ) are determined in a step S104, a storage execution part 109c starts the storage of data in the storage part 106 from the ADTSα in the buffer 103a (step S104) and ends the storage of data after completion of storage up to the ADTSβ (step S106).
ステップＳ１０４で開始位置及（ＡＤＴＳα）及び終了位置（ＡＤＴＳβ）が決まると、保存実行部１０９ｃは、バッファ１０３ａ内のＡＤＴＳαから記憶部１０６に保存を開始し（ステップＳ１０４）、ＡＤＴＳβまで保存が完了したら保存を終了する（ステップＳ１０６）。 - 特許庁 - During path table operation, date and time information 30 at the time of sampling, a value 31 of a reference signal of which value varies, a position 32 of an axis controlled in synchronization with the reference signal, and information 33 on the state of the numerical controller are stored in a buffer 34 as operating history information for a predetermined time for each predetermined sampling cycle.
パステーブル運転中、所定サンプリング周期毎に該サンプリング時の日時情報３０、値が変化する基準信号の値３１、該基準信号に同期して制御する軸の位置３２、数値制御装置の状態情報３３を運転履歴情報として所定時間分バッファ３４に蓄える。 - 特許庁 - This coin delivery device for the coin processor is disposed with a buffer member 140 oppositely to a coin reception part in the coin processor holding the coins 110 in division recessed parts 113 disposed on the top surface of the rotating disk 105, dividing the coins one by one, receiving the coin by a fixed coin reception part 127, and sending the coin to the next process.
回転ディスク(105)の上面に配置した区分け凹部(113)にコイン(110)を保持して一ずつ区分けした後、固定されたコイン受け取り部(127)により受け取って、次工程へ送るようにしたコイン処理装置において、コイン受け取り部に相対して緩衝部材(140)を配置したコイン処理装置のコイン送り出し装置。 - 特許庁 - The display device (D) is provided with a cabinet (4) so as to cover the opposite side of an image display surface (SD) of the tabular display element (1) displaying an image and is provided with a buffer material (5) constituted by hermetic sealing with a film-like soft material in a bag form between the display element (1) and the cabinet (4).
表示装置（Ｄ）において、キャビネット（４）は画像を表示する板状の表示素子（１）の画像表示面（ＳＤ）の反対側を覆うように設けられ、フィルム状の柔らかい材料で袋状に密封して構成される緩衝材（５）が記表示素子（１）とキャビネット（４）の間に設けられる。 - 特許庁 - A frequency identification circuit 2 receives an external clock signal extCLK received via a clock input buffer 1 of this semiconductor integrated circuit at its one input as a clock signal ECLK, and the frequency identification circuit 2 receives a basic clock signal BCLK generated by a basic clock oscillator 3 at the other input.
クロック入力バッファ１を介して入力された外部クロック信号ｅｘｔＣＬＫを、クロック信号ＥＣＬＫとして、周波数同定回路２の一方の入力に供給し、基本クロック発振器３が形成した基本クロック信号ＢＣＬＫを周波数同定回路２の他方の入力に供給する。 - 特許庁 - To provide a semiconductor integrated circuit which meets the current needs for high integration and high speed of the circuit and which can effectively prevent a malfunction of an internal circuit caused by simultaneous operation switching noise that occurs when a plurality of output buffer circuits in an input-output circuit simultaneously operate.
近年の高集積化、高速化が要求される半導体集積回路においても、入出力回路における複数の出力バッファ回路が同時に動作することにより発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路を提供する。 - 特許庁 - In order to prevent running sounds of chains 4, 5 guided by rails 6 by circulating by operating the machine for treating the flat material to be printed, buffer coating materials 6, 5 disposed along the rails 6 and sandwiched between two clamping surfaces constituted on the rails 6 at least at the first clamping surface are disposed.
平坦な被印刷体を処理する機械で運転によって循環し、レール６で案内されるチェーン４．５の走行音を防止するため、少なくとも第1のクランプ面がレール６に構成されている２つのクランプ面の間に挟み込まれ、少なくとも区域的にレール６に沿って配置された緩衝被覆材６．５が配置されている。 - 特許庁 - When a request for transmitting monitor data arrives from a central control unit 14, in order to confirm whether or not the transmission data is stored in the buffer 131, in other words, whether the inner line terminal 2 exists, state monitor data required therefor are notified from an inner line interface circuit 13 to the central control part 14.
そして、中央制御部１４から監視データの送出要求が到来した場合に、バッファ１３１に伝送データが記憶されているか否か、つまり内線端末２が存在しているか否かを確認するために必要な状態監視データを、内線インタフェース回路１３から中央制御部１４に通知する。 - 特許庁 - A p^+-type collector region 8, an n^+-type buffer region 9, an n-type base region 10 formed of first and second regions 10a and 10b, a p-type base region 11 formed of first and second parts 11a and 11b and an emitter region 12 are formed in a semiconductor substrate 1 having a trench 5.
トレンチ５を有する半導体基板１には、Ｐ^+型コレクタ領域８とＮ^+型バッファ領域９と第１及び第２の領域１０ａ、１０ｂから成るＮ型ベース領域１０と第１及び第２の部分１１ａ、１１ｂから成るＰ型ベース領域１１とエミッタ領域１２とが形成されている。 - 特許庁 - The input buffer 302 is provided with a signal reproducing part 302b, and since the previous state is maintained because an output Y of the signal reproducing part 302b becomes only temporarily high impedance even though crosstalk occurs, superimposing noise on transmission signal X and negative-phase signal X bars, the noise is prevented from being transmitted up to the output Y of the signal reproducing part.
入力バッファ３０２に信号再生部３０２ｂを設けて、クロストークが発生してノイズが送信信号Ｘ、逆相信号Ｘバーに乗っても信号再生部３０２ｂの出力Ｙが一時的にハイインピーダンスになるだけで、前の状態を維持するため、そのノイズを信号再生部の出力Ｙまで伝えない。 - 特許庁 - When receiving the prize ball BUSY signal, the game control means carries out the processing of subtracting the number designated by the prize ball control signal from the contents of a total prize ball buffer for memorizing the number of prize balls to be put out and then outputs the subsequent control signal when the number of prize balls yet to be put out is memorized.
遊技制御手段は、賞球ＢＵＳＹ信号を受信すると、賞球払出数を記憶する総賞球数バッファの内容から賞球制御信号で指定した数を減算する処理を行った後に、未払出の賞球数が記憶されていたときには、次の賞球制御信号を出力する。 - 特許庁 - A mount section for mounting an electronic component on a substrate comprises a mount head which conveys the electronic component while holding it, a tape delivery mechanism which sequentially feeds a carrier tape on which the electronic components are arranged and held in one row, and a buffer section where a required number of electronic components are stored during a time required for replacing the carrier tape.
基板上に電子部品をマウントするマウント部は、電子部品を保持して搬送するマウントヘッドと、電子部品を一列に並べて保持するキャリアテープを順次、送り出すテープ送出機構と、キャリアテープの交換に要する時間に必要な数の電子部品が貯留されるバッファ部と、を備える。 - 特許庁 - Record data is supplied from a host PC 110, the record data is supplied to a laser driver 19 through a buffer memory 36, an encoder 17, and a strategy circuit 18, an optical disk 200 is irradiated with a laser beam in accordance with the record data, and information is recorded on a recoding layer of the optical disk 200.
ホストＰＣ１１０から記録データが供給され、その記録データがバッファメモリ３６、エンコーダ１７、ストラテジ回路１８を介してレーザドライバ１９に供給され、記録データに応じたレーザ光の照射が光ディスク２００に対して実施され、光ディスク２００の記録層２０２に情報記録が行われる。 - 特許庁 - In the muting processing control section 4, when the time stamp information is not continuous with a previous frame, or when a speech mode changes from the previous frame, it is determined that this is the frame in which noise is generated at the decoding stage; and the muting processing is applied to the speech data AD which is stored in the decoding buffer 3.
ミュート処理制御部４では、タイムスタンプ情報が一つ前のフレームと不連続であった場合、あるいは、音声モードが一つ前のフレームから変化していた場合、復号化段階においてノイズが発生するフレームであると判定して、復号化バッファ３に保存された音声データＡＤにミュート処理を施す。 - 特許庁 - In an ATM_-CLAD apparatus on a receiving side of the CBR cell flow, the CDV value of the network is always calculated by monitoring PM cells transmitted as OAM cells in the ATM network, and the quantity of the cells accumulated in a FIFO buffer for controlling CDVT is dynamically controlled based on the calculated CDV value.
ＣＢＲセル流受信側ＡＴＭ＿ＣＬＡＤ装置にて、ＡＴＭネットワーク内でＯＡＭセルとして伝送されるＰＭセルの監視によりネットワークのＣＤＶ値を常時計算して、計算で得られたＣＤＶ値に基づいてＣＤＶＴ制御用ＦＩＦＯバッファ内部に蓄積するセルの量をダイナミックに制御する。 - 特許庁 - An MPEG 4 intra/inter discrimination section 26 discriminates whether a macro block mode of a macro block as to a P-VOP (Video Object Plane of a P-picture) of MPEG 4 image compression information is an intra mode or an inter mode on the basis of the MPEG 2 macro block information and the MPEG 2 macro block activity information stored in the information buffer.
ＭＰＥＧ４イントラ／インター判定部２６は、情報バッファ内に保持されているＭＰＥＧ２マクロブロック情報及びＭＰＥＧ２マクロブロックアクティビティ情報を基にＭＰＥＧ４画像圧縮情報のＰ−ＶＯＰについてのマクロブロックのマクロブロックモードがイントラであるかインターであるかを判定する。 - 特許庁 - When a DC voltage for canceling is applied, a capacitor 19 for DC regeneration in a double correlation sampling circuit 8 is served as a capacitor constituting the low-pass filter together with a resistor 16, thereby making a buffer unnecessary which is usually connected with a part between the low-pass filter 15 and the capacitor 19 for DC regeneration.
二重相関サンプリング回路８内の直流再生用コンデンサ１９を、キャンセル用の直流電圧を印加する時には、抵抗１６と共にローパスフィルタを構成するコンデンサとしても利用することで、従来、ローパスフィルタ１５と直流再生用コンデンサ１９との間に接続されていたバッファを不用とする。 - 特許庁 - To provide inexpensive tolerance specification by interposing a slip ring between a steering shaft and a key lock member so as to buffer a large destructive load generated instantaneously at a theft and to reduce the size and cost of a device by constituting the key lock member by sheet metal and constituting a pipe in swelling integral forming.
ステアリングシャフトとキーロック部材の間に滑りリングを間挿させ、盗難時に瞬間的に発生する大きな破壊荷重を緩衝させることで、トレランス仕様を安価に提供するとともに、キーロック部材を、板金物で構成したり、パイプの膨出一体成形で構成し、装置の軽量化およびコスト削減を図ることにある。 - 特許庁 - To provide a dryer which has a buffer zone capable of stabilizing a coating film without making a wind with uneven strength and direction from outside strike directly on the surface of the coating film when a long supporting body with an unstable coating film formed thereon just after coating passes through, and to provide a drying method.
塗布直後の不安定な塗布膜が形成された長尺状支持体が通過する際に、外部から強さや方向の不均一な風が吹き込み塗布膜面に直接あたることなく、塗布膜を安定化させることが可能な緩衝ゾーンを備えた乾燥装置及び乾燥方法を提供すること。 - 特許庁 - On the substrate 601, an AlN buffer layer 602, an undope GaN layer 603, an undope AlGaN layer 604, a first p-type AlGaN layer 605, a second p-type AlGaN layer 607, and a high density p-type GaN layer 608 are formed sequentially; and a gate electrode 611 carries out ohmic contact with the high density p-type GaN layer 608.
基板６０１上にＡｌＮバッファ層６０２、アンドープＧａＮ層６０３、アンドープＡｌＧａＮ層６０４、第１のｐ型ＡｌＧａＮ層６０５、第２のｐ型ＡｌＧａＮ層６０７、高濃度ｐ型ＧａＮ層６０８が順に形成され、ゲート電極６１１が高濃度ｐ型ＧａＮ層６０８とオーミック接合する。 - 特許庁 - Even when the Write request is simultaneously generated in the clients 100-1 to 100-n and 600-1 to 600-m, the arrival time of the Write packet to the file server 200 is made different so that any probability that the request receiving buffer 202 in the file server 200 overflows can be reduced, and that through-put can be improved.
クライアント１００−１〜１００−ｎ，６００−１〜６００−ｍで同時にＷｒｉｔｅ要求が発生しても、ファイルサーバ２００へのＷｒｉｔｅ要求パケットの到達時刻に差ができるので、ファイルサーバ２００内の要求受信バッファ２０２が溢れる確率を減らし、スループットを向上させることができる。 - 特許庁 - The anticorrosive coated steel includes a base material steel and an anticorrosive coated layer laminated directly or via an intermediate layer on the base material steel and based on an inorganic compound containing sulfur or silicon, wherein a substance having a pH buffer action is incorporated into at least the steel side part or the intermediate layer of the anticorrosive coated layer, coming into contact with the base material steel.
素地鋼材と、該素地鋼材上に、直接または中間層を介して積層され、硫黄または珪素を含有する無機化合物ベースの防食被覆層とを有し、前記素地鋼材と接触する、防食被覆層の少なくとも鋼材側部分または中間層に、ｐＨ緩衝作用のある物質を含有させる。 - 特許庁 - In the cylindrical vibration control device equipped with an external cylinder 10, an internal cylinder 20, a rubber vibration isolator 30, and stopper rubbers 31, 32 to suppress excessive deformation of the rubber vibration isolator 30, a stopper 40 to prevent the external cylinder 10 from directly abutting or a bracket 4 and to buffer the abutting is covered on the both end rims of the external cylinder 10.
外筒１０と、内筒２０と、これらを相互に連結する防振ゴム３０と、防振ゴム３０の過大な変位を抑えるストッパゴム３１，３２とを備えた筒型をなす防振装置において、外筒１０の両端縁に、ブラケット４へ外筒１０が直接当接することを防ぎ、かつ、緩衝するストッパ４０を被せる。 - 特許庁 - An excessive developer and an excessive carrier are collected from a developer collection means such as image carrier squeezing devices (13-15), image carrier cleaning devices (17, 18), intermediate transfer body squeezing devices (52-55), intermediate transfer body cleaning devices (42-47), and further secondary transfer roller cleaning devices (62, 63) to a carrier buffer tank 74.
像担持体スクイーズ装置（１３〜１５）、像担持体クリーニング装置（１７、１８）、中間転写体スクイーズ装置（５２〜５５）、中間転写体クリーニング装置（４２〜４７）、さらには２次転写ローラクリーニング装置（６２、６３）等の現像剤回収手段からキャリアバッファタンク７４に余剰現像剤、余剰キャリアが回収される。 - 特許庁 - To provide a technology for preventing flowing of a through-current by surely descending an output voltage at power interruption in the case of a configuration for an initializing circuit of a DC-DC converter circuit, wherein a voltage generated in the DC-DC converter circuit is used for a self power supply voltage and for a drive buffer circuit power supply of a voltage generating circuit.
ＤＣ−ＤＣコンバータ回路の初期化回路において、前記ＤＣ−ＤＣコンバータ回路内で生成した電圧を自己電源として、電圧発生回路の駆動用バッファ回路電源として使用する構成の場合、電源立遮断時に出力電圧を確実に立ち下げ、貫通電流が流れることを防止する - 特許庁 - A buffer layer (12) which is an intermediate film or an oscillation plate (55) is formed on substrates (11 and 52), lower electrodes (13 and 542) are formed on the intermediate film, the ferroelectric film (24) or the piezoelectric film (543) is formed on the lower electrodes, and upper electrodes (25 and 541) are formed on the ferroelectric film or the piezoelectric film.
基板（１１、５２）の上に中間膜であるバッファ層（１２）又は振動板（５５）を形成し、前記中間膜上に下部電極（１３、５４２）を形成し、前記下部電極上に強誘電体膜（２４）又は圧電体膜（５４３）を形成し、前記強誘電体膜又は圧電体膜上に上部電極（２５、５４１）を形成する。 - 特許庁 - Encoded data read from a buffer memory are recorded in the innermost circumferential area #1 of an optical disk rotating at a constant rotational speed with 0. 4 X speed for a fixed period of time, and subsequently recorded in the outermost circumferential area #n with 1. 0 X speed for a fixed period of time after making the optical pickup seek the outermost circumferential area #n.
バッファメモリから読み出された符号化データは、一定回転数で回転している光ディスクの最内周領域＃１に対して０.４倍速で一定期間記録され、続いて光ピックアップを最外周領域＃ｎへシークした後、その最外周領域＃ｎに対して１.０倍速で一定期間記録される。 - 特許庁 - By tracing the globally observed data in the GoSB, the storage data can be stored in a plurality of monitoring storage devices like a level-one cache or a line fill buffer regardless of whether the storage data have been globally observed or not, whereby processing capability of the storage data in the microprocessor is enhanced.
ＧｏＳＢ内で大域的に観測されたデータを追跡することにより、前の記憶データが大域的に観測されたかどうかにかかわらず、記憶データを、一つのレベル１キャッシュや一つのラインフィルバッファのように監視可能な複数の記憶装置に記憶でき、これによりマイクロプロセッサ内の記憶データの処理能力を増大させる。 - 特許庁 - An output buffer 180 comprises a pull-up NMOS transistor QHN for charging a data output terminal 90 by external power source potential Vdd at the time of outputting high level data and a pull-down NMOS transistor QLN for discharging the data output terminal 90 to a ground potential Vss at the time of outputting low level data.
出力バッファ１８０は、ハイレベルデータ出力時にデータ出力端子９０を外部電源電位Ｖｄｄで充電するためのプルアップＮＭＯＳトランジスタＱＨＮと、ローレベルデータ出力時にデータ出力端子９０を接地電位Ｖｓｓに放電するためのプルダウンＮＭＯＳトランジスタＱＬＮとを含む。 - 特許庁 - METHOD, COMPUTER PROGRAM AND APPARATUS FOR MANAGING ADDRESS TRANSLATION FOR ACCESS TO BUFFER DATA STRUCTURE USED IN NETWORK DEVICE DRIVER TO COMMUNICATE WITH NETWORK INPUT/OUTPUT (I/O) ADAPTER IN DATA PROCESSING SYSTEM (APPARATUS AND METHOD FOR COMMUNICATING WITH NETWORK ADAPTER USING QUEUE DATA STRUCTURE AND CACHED ADDRESS TRANSLATION)
データ処理システム内でネットワーク入出力（Ｉ／Ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） - 特許庁 - Consequently, when the prediction is hit, a time up to display showing the readout preparations are made is shortened and even if the selecting direction of the image is contrary to the prediction, the selected image is held in the buffer memory without fail, thereby shortening the time needed to display the image.
これにより、予測が的中した場合は読み出し準備が為されていることで表示までの時間短縮が図られるのはもちろん、画像の選択方向が予測と反した場合にもバッファメモリ内にその選択画像が必ず保持できている状態とすることができ、画像の表示に要する時間を短縮できる。 - 特許庁 - Moreover, the solid-state imaging device is manufactured by having a process of depositing the silicon nitride film 14 by a reduced pressure CVD (chemical vapor deposition) method by connecting with the transfer electrode or the buffer layer 11d and a process of depositing the refractory metal layer 13 on that to form the shunt wiring layer 7d.
また、転送電極又は緩衝層１１ｄに接続して、減圧ＣＶＤ（化学的気相成長）法により窒化珪素膜１４を成膜する工程と、その上に高融点金属層１３を成膜してシャント配線層７ｄを形成する工程とを有して前記固体撮像素子を製造する。 - 特許庁 - The probe board 100 comprises: a ceramic substrate 110 having a surface concavo-convex portion on one surface 110A, at least one electrode pad 120 formed on the surface concavo-convex portion, and a buffer portion 130 formed along an outer circumferential surface of each electrode pad 120, by melting the ceramic substrate 110.
プローブ基板１００は、一面１１０Ａに表面凹凸部を有するセラミック基板１１０と、当該表面凹凸部に形成される一つ以上の電極パッド１２０と、当該各電極パッド１２０の外周面に沿って上記セラミック基板１１０の溶融によって形成される緩衝部１３０とを含む。 - 特許庁 - An output buffer circuit (1) is constituted, which includes: a feedback amplifier circuit (2); an output circuit (3) which supplies an external output signal to an output node (N1) in response to an internal signal to be supplied from the feedback amplifier circuit (2); and a feedback shielding circuit (4) which prohibits supply of a feedback signal to the feedback amplifier circuit (2).
帰還増幅回路（２）と、帰還増幅回路（２）から供給される内部信号に応答して出力ノード（Ｎ１）に外部出力信号を供給する出力回路（３）と、帰還増幅回路（２）に対する帰還信号の供給を禁止する帰還遮断回路（４）とを具備する出力バッファ回路（１）を構成する。 - 特許庁
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