「cache」を含む例文一覧(5775)
＜前へ 1 2 .... 97 98 99 100 101 102 103 104 105 .... 115 116 次へ＞- Furthermore, an FCC check block 340 operates the FCC check of the cache data, and turns on the "FCC check bit" and "FCC error bit" of "data transfer end notification" in response to the whether or not check has been finished and the check result.
さらに、ＦＣＣチェックブロック３４０は、キャッシュデータのＦＣＣチェックを行い、チェック完了か否かおよびチェック結果に応じて、「データ転送終了通知」の「ＦＣＣチェックビット」および「ＦＣＣエラービット」をオンにする。 - 特許庁 - The customer information corresponding to the member code is read from a memory in a cache register 1, and information such as the presence/no presence of the issue of the receipt and the address of the receipt is acquired, and the issue processing of the receipt is carried out.
この会員コードに対応する顧客情報をキャッシュレジスタ１内のメモリから読み出し、領収書の発行の有無、領収書の宛名等の情報を得て、領収書の発行処理を行なう。 - 特許庁 - The thread for prefetch and prepurge generated by the compiler device 100 is configured to execute prefetch or prepurge under the consideration of the priority of a program or the use rate of a cache memory while operating in parallel with a main program.
コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁 - To provide a parallel support vector machine technology for solving the problem, wherein a large set of training data where kernel computation, kernel cache, and training data are spread over a number of distributed machines or processors.
カーネル計算、カーネル・キャッシュ及び訓練データが多数の分散形マシンあるいはプロセッサに分散している、訓練データの大きな集合を有する問題を解くための、並列サポート・ベクトル・マシン技術を提供する。 - 特許庁 - When the decided time band comes, a cache section 108 gives an instruction to a demultiplexing decoding section 104 to demultiplex and decode programs sent through the decided channel and to transmit the resulting programs to a program storage section 109.
キャッシュ部１０８は、決定された時間帯になれば、分離復号化部１０４に対して決定されたチャンネルで送信されてくるプログラムを分離し復号化してプログラム記憶部１０９に送らせるように指示を送る。 - 特許庁 - The data volume N of data to be extracted from image data and written into the cache memory is successively increased every time data is extracted from the image data, and the extracted data is image-processed by pipeline processing function.
画像データから抽出されてキャッシュメモリに書き込まれるデータのデータ量Ｎを、画像データからデータが抽出される毎に順次増加させ、抽出されたデータをパイプライン処理機能により画像処理する。 - 特許庁 - According to one embodiment of the present invention, an information processor accessible to a first external storage includes a host system, a second external storage, a volatile memory, first cache control means, termination processing means, and initialization means.
実施形態によれば、第１外部記憶装置をアクセス可能な情報処理装置は、ホストシステム、第２外部記憶装置、揮発性メモリ、第１キャッシュ制御手段、終了処理手段及び初期化手段を具備する。 - 特許庁 - In the case of fetching the instruction stored in the instruction buffer 13 by the CPU core, the access cycle is guaranteed and the operation of the instruction cache is not performed, so that the power efficiency can be improved.
したがって、ＣＰＵコアが命令バッファ１３に格納された命令をフェッチする場合にはアクセスサイクルが保証されると共に、命令キャッシュの動作が行なわれないので電力効率を向上させることが可能となる。 - 特許庁 - The instruction controller 10 decides whether or not there is free space in an instruction buffer storing instruction fetch data received from an L1 cache memory storing frequently used data that are stored in a main memory.
開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するＬ１キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。 - 特許庁 - To write back error correction data only by a cache control circuit without consuming any special cycle for write-back, adding any special storage element or the like, or needing any interrupt function of a CPU.
エラー訂正データの書き戻しのために特別なサイクルを消費せず、特別な記憶素子などを追加せず、ＣＰＵの割り込み機能を必要とせず、キャッシュ制御回路のみで訂正データの書き戻しを実現する。 - 特許庁 - To provide a hardware processor which does not exclude effective data in a cache, is excellent in memory band utilization efficiency, and can effectively utilize all prefetch commands generated by the hardware processor.
キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。 - 特許庁 - The information processing device includes in the memory area of the RAM a user area for use by each process and a cache area for temporarily storing data to be stored into an HDD by the process.
本実施形態に係る情報処理装置は、ＲＡＭの記憶領域に、各プロセスによって使用されるユーザ領域と、当該プロセスによってＨＤＤへ格納されるデータを一時的に記憶するキャッシュ領域とを含む。 - 特許庁 - Tasks may be ordered with respect to cache-data locality to associate tasks with processing threads based on at least part on whether another task associated with a corresponding data object was previously assigned to the thread.
タスクを、対応するデータオブジェクトに関する別のタスクが以前にスレッドに割り当てられていたかに少なくとも部分的に基づいて、処理スレッドに関連付けるように、タスクはキャッシュデータ位置との関係で順序付けられ得る。 - 特許庁 - To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration.
メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。 - 特許庁 - The AP server 100 includes: a cache memory 110; a retrieval instruction part 140; an automatic retrieval request generation part 120 for generating an automatic retrieval request; and a retrieval reception part 130 for processing the retrieval request.
ＡＰサーバ１００は、キャッシュメモリ１１０と、検索指示部１４０と、自動検索要求を生成する自動検索要求生成部１２０と、検索要求の処理を行う検索受付部１３０と、を備える。 - 特許庁 - This invention provides a network transmission method that can efficiently utilize the transmission bandwidth assigned on the basis of incidental information such as time restriction by using a bandwidth control technology and a cache technology.
帯域幅制御技術と蓄積(キャッシュ)技術とを併用することにより、時間制約などの付帯情報に基づいて割り当てた送信帯域幅を効率的に利用できるネットワーク伝送方法を提供する。 - 特許庁 - An address selecting circuit 12 selects the value of the address counter 11 out of the output of the address counter 11 and the address signal on an address control bus 11 when the data bus 2 is not used, and sends the value as an address signal to a cache array.
アドレス選択回路12は、アドレスカウンター11の出力とアドレス・制御バス１上のアドレス信号との内、データバス２が使用中でないときには、アドレスカウンター11の値を選択し、キャッシュアレイへのアドレス信号とする。 - 特許庁 - A bit signal is sent to an enable-line 12 by successive sequence, when a tag value corresponding to a second address B is written in CAM, data inputted to cache from the address A exists in a system 22 relating to a tag value of the address B.
後続シーケンスでイネーブル線１２にヒット信号を送り、第２アドレスＢに対応するタグ値をＣＡＭに書込むと、アドレスＡからキャッシュに入れたデータは、アドレスＢのタグ値に関連するシステム２２に存在する。 - 特許庁 - A DNS forwarder device controls a header of a DNS query response acquired from a DNS authority server device so that a DNS forwarding server may cache the content of the DNS query response.
ＤＮＳフォワーダ装置は、ＤＮＳクエリ応答の内容をＤＮＳ回送サーバがキャッシュできるように、ＤＮＳ権威サーバ装置から取得したＤＮＳクエリ応答のヘッダを制御する点に主たる特徴がある。 - 特許庁 - To eliminate possibility that the cash hit ratio of a task is lowered owing to processing of another task in a computer system having a microprocessor which performs parallel processing of a plurality of tasks, a cache memory and a main memory.
複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 - 特許庁 - The server maintains a cache (e.g., in system memory) that can store contents (including contents from data tables) so as to increase the efficiency of subsequently providing the same contents to satisfy client Web requests.
サーバは、コンテンツ（データテーブルからのコンテンツを含む）を格納することができるキャッシュ（例えば、システムメモリ内の）を保持し、後でクライアントのＷｅｂ要求に応じるため同じコンテンツを供給する際の効率を高めることができる。 - 特許庁 - A memory transfer routine detection circuit 12 inspects the instruction code and operand code of an instruction sequence stored in an instruction buffer 11, then, detects the combination of instructions expressing data transfer processing in a data cache 29.
メモリ転送ルーチン検出回路１２は、命令バッファ１１に格納された命令列の命令コード及びオペランドコードを検査することにより、データキャッシュ２９内でのデータ転送処理を表す命令の組合せを検出する。 - 特許庁 - To improve processing performance by arbitrating competition between caches of a plurality of processors incorporated in a plurality of processor modules and local storage divisionally disposed in the main storage of each the module to efficiently obtain cache coherence.
複数のプロセッサモジュールに内蔵した複数のプロセッサのキャッシュと各モジュールに主記憶分割配置したローカル記憶間での競合を調停し、キャッシュコヒーレンスを効率良く実現して処理性能を高める。 - 特許庁 - To reduce power consumption by such a way that stored data of a memory cell is not transferred to the other memory, as to a semiconductor memory such as a cache memory incorporated in a microprocessor.
マイクロプロセッサに搭載されるキャッシュメモリなどに適用して好適な半導体メモリに関し、メモリセルの記憶データの他のメモリへの転送という処理を要せず、低消費電力化を図ることができるようにする。 - 特許庁 - CPU resource assignment for each workload is managed for each processor group and regarding a workload whose cache hit rate matters, the CPU resource assignment is biased to a specific processor group, thereby achieving improved throughput.
各ワークロードへのＣＰＵ資源割り当てをプロセッサグループ毎に管理し、キャッシュヒット率が問題となるようなワークロードについては、ＣＰＵ資源割り当てを特定のプロセッサグループに偏らせることでスループット向上を実現する。 - 特許庁 - An arbiter circuit 50 for arbitrating accesses from the processors 10 and 20 is connected to the cache system 30 and the buffer system 40, and a flash memory 60 for storing programs and data is connected to the arbiter circuit 50.
キャッシュ・システム３０及びバッファ・システム４０には、プロセッサ１０，２０からのアクセスを調停するアービタ回路５０が接続され、このアービタ回路５０に、プログラムとデータを格納するFlashメモリ６０が接続されている。 - 特許庁 - When reply data with the same fingerprint as the one registered in the fingerprint cache is transferred from the proxy 130 on the server side to the proxy 140 on the client side, the finger print is transferred as a substitute for the reply data.
サーバ側プロキシ１３０からクライアント側プロキシ１４０へフィンガープリント・キャッシュに登録されたフィンガープリントと同じフィンガープリントを持つリプライデータを転送するにあたっては、該リプライデータの代わりに該フィンガープリントを転送する。 - 特許庁 - Further, reading of the encoded data from the font cache, the image processing of the encoded data, and writing of the image-processed data into the gradation-processed band data area in the main memory 224 are simultaneously executed.
また、フォントキャッシュからの符号データの読み込みと、その符号データの画像処理と、その画像処理後のデータをメインメモリ２２４の階調処理後のバンドデータ領域へ書き込む処理とが並列処理可能となる。 - 特許庁 - The client 20 stores the information received from the GW device 23 in a cache memory 26 based on attribute information 27 and recompiles the stored information in each access while considering the relationship of the stored information.
クライアント２０は、属性情報２７に基づいて、ＧＷ装置２３からの受信情報をキャッシュメモリ２６に格納し、その格納した情報の関連性を考慮してアクセスのたびに蓄積情報を再編成する。 - 特許庁 - The control circuit in the step S8 reads a value stored in a left end of the trace cache and accesses an address of a path memory corresponding to the value to provide an output of a value stored therein as decoded data.
ステップＳ８において、制御回路は、トレースキャッシュの左端に記憶されている値を読み取り、その値に対応するパスメモリのアドレスにアクセスして、そこに記憶されている値を復号データとして出力する。 - 特許庁 - It is possible to previously discriminate whether the address of an interrupt handier is subject to a cache hit or an error before the CPU 20 accesses the interrupt handler by setting the address of the interrupt handler in the part 5.
アドレス保持部に割り込みハンドラのアドレスを設定しておくことにより、ＣＰＵが割り込みハンドラへのアクセスを行なうよりも前に割り込みハンドラのアドレスがキャッシュヒットするかミスするかを先行して判断可能とする。 - 特許庁 - By referring to this neighbor cache, presence/absence of another subscriber terminal to respond to the neighbor discovery protocol is judged and in place of this other subscriber terminal, the router device responds to the neighbor discovery protocol.
ルータ装置は、この近隣キャッシュを参照することで、近隣探索プロトコルに返答すべき別の加入者端末の有無を判定し、この別の加入者端末に代わってルータ装置が近隣探索プロトコルに返答する。 - 特許庁 - When the memory directory entry is to be considered invalid after the access by the time base signal, an attempt of any address translation using the memory directory entry also causes a cache miss.
当該メモリ・ディレクトリ・エントリがタイム・ベース信号によるアクセスの後に無効であると見なすべきであれば、当該メモリ・ディレクトリ・エントリを使用する、如何なるアドレス変換の試みもキャッシュ・ミスを生じさせることになろう。 - 特許庁 - In a tag memory in a tag part 13, an upper address of data stored in each cache 15 and status indicating whether the data is the latest data or not are stored in an entry corresponding to the lower address of the data.
タグ部13内のタグメモリには、各キャッシュ１５に格納されているデータの上位アドレスと、そのデータが最新データであるか否かを示すステータスとが、上記データの下位アドレスに対応するエントリに格納されている。 - 特許庁 - The controller circuit is configured to store a single block of data from a subset of the overlapping tracks in the non-volatile cache memory circuit, while at least a portion of the data in the shingle block of data is updated.
コントローラ回路は、重なり合うトラックの部分集合から１個のデータシングルブロックを、当該データシングルブロック内のデータの少なくとも一部が更新される間に、不揮発性キャッシュメモリ回路に格納すべく構成されている。 - 特許庁 - When receiving a contents request from a terminal 201, a cache server 601 acquires contents classification and contents capacity from a server 101 of a contents provider, and decides whether or not the contents are large capacity contents or stream contents.
キャッシュサーバ６０１は、コンテンツ要求を端末２０１から受信すると、コンテンツプロバイダのサーバ１０１からコンテンツ種別及びコンテンツ容量を取得し、大容量コンテンツ又はストリームコンテンツであるかを判定する。 - 特許庁 - When the designated address is below the lower limit address or beyond the upper limit address, the address comparison part 135 validates a second path for accessing the shared memory 200 without through the cache 121.
指定されたアドレスが、下限アドレス未満である場合、又は前記上限アドレスよりも大きい場合、アドレス比較部１３５は、キャッシュ１２１を介さずに共有メモリ２００にアクセスする第２の経路を有効にする。 - 特許庁 - A DSP in a cache consistency circuit has variable instruction length, high code density and easy programming and its structure and a set of instructions are optimized so that DSP algorithm is executed at low power consumption and high efficiency.
ディジタル信号プロセッサは、可変命令長で、コード密度が高く、且つプログラミングが容易であって、構造と命令集合は、ＤＳＰアルゴリズムを低い電力消費と高い効率で実行するよう最適化される。 - 特許庁 - A DSP in a cache consistency circuit has variable instruction length, high code density and easy programming and its structure and a set of instructions are optimized so that DSP algorithm is executed at low power consumption and high efficiency.
ディジタル信号プロセッサは、可変命令長で、コード密度が高く、プログラミングが容易であり、構造および命令集合は、ＤＳＰアルゴリズムを低い電力消費および高い効率で実行するように最適化される。 - 特許庁 - To enable, when a data processing apparatus issues a query on whether image data of a document element exists in a cache memory, if another data processing apparatus is creating the image data, the fact to be detected and coped with.
あるデータ処理装置が、ある文書要素の画像データがキャッシュメモリに存在するかどうかを問い合わせた場合に、別のデータ処理装置がその画像データを作成中であれば、その旨を知って対応できるようにする。 - 特許庁 - Further, the reading of the encoded data from the font cache, the image processing of the encoded data and the writing processing of the data after image processing to the band data region after the gradation processing of the main memory 226 can be performed parallelly.
また、フォントキャッシュからの符号データの読み込みと、その符号データの画像処理と、その画像処理後のデータをメインメモリ２２６の階調処理後のバンドデータ領域へ書き込む処理とが並列処理可能となる。 - 特許庁 - A packet analyzing part 1 registers fragment identification information in an associative storage memory 4 in the case of a head fragment packet and stores the layer 4 header information in a cache memory 5 corresponding to registration information to the associative storage memory 4.
パケット解析部１は先頭フラグメントパケットの場合、連想記憶メモリ４へフラグメント識別情報を登録し、連想記憶メモリ４への登録情報と対応したキャッシュメモリ５へレイヤ４ヘッダ情報を格納する。 - 特許庁 - The tag memory control section controls so that the read operation and the write operation of the data are separated into the memory blocks and the cache memory blocks respectively to be executed concurrently.
タグメモリ制御部は、書き込みアドレス及び読み取りアドレスが同じである場合に、データの読み取り動作と書き込み動作とがメモリブロックとキャッシュメモリブロックとにそれぞれ分けられて同時に実行されるように制御する。 - 特許庁 - To provide a data consistency control system which, while simplifying data consistency control, eliminates the need for a cache agent to have a buffer of sufficiently large size to prevent deadlock, and a data consistency control method.
データ一貫性制御を単純なものとしつつ、キャッシュエージェントにデッドロックを防止するための十分大きなサイズのバッファを持つ必要のないデータ一貫性制御システム及びデータ一貫性制御方法を提供する。 - 特許庁 - Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.
この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁 - Especially, as the significant section, data in areas before and after the start and end of the loaded data section are checked frequently especially during the cut editing of these areas so that the data section can be reloaded in the cache store.
特に重要な部分として、ロードされたデータセクションの開始及び終了前後のエリアにおけるデータは、これらのエリアがカット編集の間に特に頻繁にチェックされるので、キャッシュストアに再ロードされる。 - 特許庁 - In the case of transferring the reply data having the same finger print as the finger print registered in the finger print cache from the server side proxy 30 to the client side proxy 40, the finger print is transferred instead of the reply data.
サーバ側プロキシ３０からクライアント側プロキシ４０へフィンガープリント・キャッシュに登録されたフィンガープリントと同じフィンガープリントを持つリプライデータを転送するにあたっては、該リプライデータの代わりに該フィンガープリントを転送する。 - 特許庁 - A character code system discriminating part 13 extracts and discriminates the character code system of printing data from the printing attribute data sent out of a host device along with printing data to output the same to a cache selection part 14.
文字コード体系識別部１３は、印字データと共に上位装置から送出された印刷属性情報の中から印字データの文字コード体系を抽出・識別してキャッシュ選択部１４へ通知する。 - 特許庁 - The thread for the pre-fetching and pre-purging which is generated by the compiler device 100 conducts the pre-fetching and pre-purging in consideration of the priority of the program and the use rate of a cache memory while operating in parallel to a main program.
コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁 - The function of putting in and out digital cache or the condition for directly connecting to a bank and other portal sites or homepages are written in the magnetic memory card or memory chip of one card by a means readable by computer (this card is called all-net card).
一枚のカードに、電子マネーを出し入れする機能や、銀行やその他のポータルサイトやホームページに直結するための条件をコンピューターが読み取り可能な手段で磁気やメモリーカードやメモリーチップに書き込む。 - 特許庁
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