「cache」を含む例文一覧(5775)
＜前へ 1 2 .... 93 94 95 96 97 98 99 100 101 .... 115 116 次へ＞- Mutually independent cache units 80, 81 with a plurality of surfaces and nonvolatile memory units 90, 91 are provided in a disk controller 2 interposed between a central processor 1 and a magnetic disk device 3.
中央処理装置１と磁気ディスク装置３との間に介在するディスク制御装置２には、互いに独立な複数面のキャッシュ・ユニット８０，８１および不揮発メモリ・ユニット９０，９１が設けられている。 - 特許庁 - A microcomputer 1 has an instruction cache 7 and central processing unit 2 that are built in one chip, and furthermore, comprises an instruction RAM 12 for storing the instruction executed by the central processing unit 2.
マイクロコンピュータ１は、命令キャッシュ７と中央処理装置２とを１チップに内蔵しており、さらに、中央処理装置２が実行する命令を格納する命令ＲＡＭ１２を備えている。 - 特許庁 - Service provider equipment 20 receives a request from a service user 10, newly establishes an HTTP session with content provider equipment 30, temporarily stores web content in a cache memory, and further stores the web content in an information storage database 26.
サービスプロバイダ設備20は、サービス利用者10のリクエスト受けて、コンテンツプロバイダ設備30とHTTPセッションを新規に確立させ、WEBコンテンツを一時キャッシュメモリに保存し、さらに情報蓄積データベース26に蓄積する。 - 特許庁 - A directory 340 for holding whether or not the page is registered in the cache of each node group (0 in the case that it is not registered) by a bit string corresponding to each page of a main memory is provided.
主記憶の各ページに対応して、当該ページが各ノードグループのキャッシュに登録されていないかどうか（登録されていない場合を０）をビット列で保持するディレクトリ３４０を設ける。 - 特許庁 - A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304.
並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。 - 特許庁 - When a node 111 having a paging cache receives a position update packet to be transmitted from a mobile terminal 180, a received port number 4 is registered with discrimination information of a mobile terminal 108.
ページングキャッシュを持つノード１１１が、移動端末１８０から送信される位置更新パケットを受信したときは、受信したポート番号４を移動端末１０８の識別情報とともに登録する。 - 特許庁 - When the file system is flashed in a system idle state, or a space for the oldest parity stripe in the cache should be reused for another writing, the parity block is written in the disk later.
システムアイドル状態でファイルシステムがフラッシュするとき、またはキャッシュ中で最も古いパリティストライプの空間を別の書出のために再使用する必要があるときなどに、パリティブロックは後でディスクに書出される。 - 特許庁 - When a write object character string is designated by every character unit on the cache data by the client, the server displays a picture for writing comments relevant to the write object character string to the client.
クライアントでキャッシュデータ上で書き込み対象文字列が１文字単位で指定されると、サーバーは、書き込み対象文字列に関連するコメントを書き込むための画面をクライアントに表示させる。 - 特許庁 - To enhance use efficiency of an arithmetic register which holds store data when a store instruction to store data in a predetermined storage area on a main memory or on a cache memory is executed.
データを主記憶上やキャッシュメモリ上の所定の記憶領域へストアするためのストア命令を実行するにあたり、ストアデータを保持する演算レジスタの使用効率を向上できるようにする。 - 特許庁 - When updating an AMT cache 172 according to data writing in a data stripe in a data area secured in the disk 180, a driver updates the checksum value in the checksum area (S1303).
ドライバは、ディスク１８０に確保されたデータ領域内のデータストライプへのデータ書き込みに伴うＡＭＴキャッシュ１７２の更新時には、チェックサム領域内のチェックサム値を更新する（Ｓ１３０３）。 - 特許庁 - To provide a configuration of a program recording and reproducing device with high convenience that has a cache recording reproducing function for reserving and recording a plurality of programs to a cyclic recording area with a prescribed recording capacity.
所定の記録容量の巡回型記録領域に複数の番組を予約して記録するキャッシュ録再機能を有し、利便性の高い番組記録再生装置の構成を実現することにある。 - 特許庁 - The management computer 2 determines whether the vibration is an earthquake, based on the information; and when it is an earthquake, it commands the computer 1 to perform predetermined processings, such as holding of cache data.
管理コンピュータ２は、この通知から振動が地震か否かを判別し、地震である場合にはコンピュータ１に、あらかじめ定められた処理、例えばキャッシュデータの保存等の処理を行うよう指示する。 - 特許庁 - A history/cache storage part 3 takes a pair of the URL of the Web page and the access date and time or a pair of the URL and the updating time and date and time of the URL as a key, and stores the key and the corresponding Web page by correlating them with each other.
履歴／キャッシュ保存部３は、ＷｅｂページのＵＲＬとアクセス日時または該ＵＲＬの更新日時の組データをキーとして、これに対応するページ内容をキャッシュとして保存する。 - 特許庁 - When a read request is issued to a mater area 30, and if there is read requested data in a cache area of the server machine 10 (#A), a filter driver 21 (#A) reads the data therefrom, and if it is in the other area, reads the data from the master area 30.
フィルタドライバ２１（＃Ａ）は、マスター領域３０への読取要求がなされると、読取要求データがサーバマシンのキャッシュ領域にあればここから読み取り、他にもあればマスター領域から読み取る。 - 特許庁 - To switch the number of segments at high speed in accordance with the amount of continuous data transfer of an external device, as regards a medium storage device for switching the number of segments of a cache memory in accordance with the amount of transfer from the external device.
外部デバイスからの転送量に応じてキャッシュメモリのセグメント数を切り替える媒体記憶装置に関し、外部デバイスの連続データ転送量に応じて、高速にセグメント数を切り替える。 - 特許庁 - A physical process ID (PPID) is stored for each cache block 102 of each set 103, and the number of MAX WAY 105 with respect to each PPID value is stored for each of index values #1 to #n.
各セット１０３のキャッシュブロック１０２毎に物理プロセスＩＤ（ＰＰＩＤ）が記憶されるとともに、＃１から＃ｎの各インデックス値毎に、各ＰＰＩＤ値に対するＭＡＸ ＷＡＹ数１０５が記憶される。 - 特許庁 - A prefetch instruction defined by an instruction code for designating the fields of a target, count, cache level, flash, and trace is inserted into a location in a program preceded by an instruction to be prefetched.
ターゲット、カウント、キャッシュレベル、フラッシュおよびトレースのフィールドを指定する命令コードによって定義されるプリフェッチ命令は、プリフェッチされる命令に先行するプログラム中のロケーションに挿入される。 - 特許庁 - The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.
本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁 - To provide a cache renewing system which greatly decrease the com munication quantity between a Web server and a Web proxy server and greatly shortens the response time to a data request from a Web client.
ＷｅｂサーバとＷｅｂプロキシサーバとの間の通信量を大幅に削減し、かつ、Ｗｅｂクライアントからのデータ要求に対する応答時間を飛躍的に短縮することを可能とするキャッシュ更新システムを提供する。 - 特許庁 - At this time, the processing time until completion of processing of the data volume N of image data by pipeline after writing the data volume V of image data to the cache memory is counted for every increased data volume N.
この際、キャッシュメモリにデータ量Ｎの画像データが書き込まれてからパイプラインによる該データ量Ｎの画像データの加工が終了するまでの処理時間を、増加したデータ量Ｎ毎に計時する。 - 特許庁 - To provide a miniature and small power SRAM cell for use in an SRAM device, and a 64 Mbit or 128 Mbit ultra-small power SRAM and high density cache SRAM for a portable telephone.
ＳＲＡＭデバイスに用いる小型で低電力のＳＲＡＭセル、更には携帯電話用の６４メガビット又は１２８メガビット超低電力ＳＲＡＭ、及び高密度キャッシュＳＲＡＭを提供する。 - 特許庁 - A master unit 2 and a slave unit 3 compare an address registered in the cache and the flash address by flash address arrays 24, 34, and transmits the matched address to an address array 25 when the addresses are matched.
マスタユニット２及びスレーブユニット３はフラッシュアドレスアレイ２４，３４でキャッシュに登録されているアドレスとフラッシュアドレスとの比較を行い、アドレスが一致していた場合に一致アドレスをアドレスアレイ２５へ送出する。 - 特許庁 - The system includes a streaming data cache memory 30, a bus 12, and an interface circuit 20 coupled to the bus 12 and to an external source of information, for example, a high-speed communication link.
このシステムは、ストリーミングデータキャッシュメモリ３０と、バス１２と、バス１２に結合されたプロセッサと、バス１２および情報外部ソース、例えば高速通信リンクに結合されたインタフェース回路２０とを備えている。 - 特許庁 - When an uncorrectable abnormality is detected in entry information in the directory 110, the entry information is invalidated and alternative entry information is created in the directory cache 112 as an alternative to that entry information.
ディレクトリ１１０のエントリ情報に訂正不可能な異常が検出された場合、そのエントリ情報を無効化し、そのエントリ情報に代わる代替エントリ情報をディレクトリキャッシュ１１２に作成する。 - 特許庁 - Data for deletion is determined from both of whether or not a partial content is the last part of partial contents stored in a cache having the same content name and the last access date of a part of the contents.
同一コンテンツ名を持つキャッシュに保存されている部分コンテンツのうち最も後ろの部分であるか否かと、コンテンツの部分の最終アクセス日時の両者から削除対象データを決定する。 - 特許庁 - When a client acquires a map component, the system determines whether the requested component or the representative point of a cluster (in a plurality of numbers in the hierarchy) in which the component is included, is present in a cache memory.
クライアントが地図部品を取得する場合、要求された部品そのもの、または、その部品が含まれるクラスタ（階層的に複数ある）の代表点がキャッシュメモリに内に存在するか判断する。 - 特許庁 - When write data is received from a host, a cache control section 130 manages the write data for each 512 bytes using a logical disk device, and stores parity of the write data in a parity region 114.
キャッシュ制御部１３０は、ホストからライトデータを受信した場合、論理ディスク装置によって５１２バイトでライトデータを管理するとともに、このライトデータのパリティをパリティ領域１１４に保存する。 - 特許庁 - When data needed by a pixel whose information is held in the retention unit 4 are not stored in the cache unit 2, a data processing unit 5 takes a pixel succeeding to this pixel as the next drawing object.
データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。 - 特許庁 - To enable an information processor to shorten the time required for acquiring equipment information from a printing device even if there is no consistency between cache of the equipment information of the printing device and latest equipment information.
情報処理装置が、印刷装置の機器情報のキャッシュと最新機器情報とに整合性がなくても、印刷装置からの機器情報の取得にかかる時間を短縮できるようにする。 - 特許庁 - To sharply shorten a processing time for memory access when a TLB mistake occurs in memory access in an information processor having a cache memory, a TLB and a TSB.
キャッシュメモリ，ＴＬＢ，及びＴＳＢをそなえた情報処理装置において、メモリアクセスの際にＴＬＢミスが発生した場合における当該メモリアクセスの処理時間を大幅に短縮できるようにする。 - 特許庁 - A disk array controller 20 converts write data into an optical signal by a light emitting device 110 after storing the write data in a cache memory and transmits the optical signal to an optical bus 30.
ホスト１０からの書き込み要求に対して、ディスクアレイコントローラ２０は書き込みデータをキャッシュメモリに格納した後、発光装置１１０により光信号に変換し、光バス３０へ送出する。 - 特許庁 - Then a cache increasing/decreasing process unit 26 sets the range of indexes to be invalidated according to the "current size" and the "size after change" and requests an arbiter 24 to invalidate the corresponding indexes.
すると、キャッシュ増減処理ユニット２６は、“現在のサイズ”と“変更後のサイズ”とに応じて、無効化するインデックスの範囲を設定するとともに、アービタ２４に対して、該当するインデックスの無効化を要求する。 - 特許庁 - When a CPU 200 issues a read request to the non-volatile semiconductor memory disk 400, a disk controller 100 can quickly return the read data from the cache memory 120 to the CPU 200.
ＣＰＵ２００が不揮発半導体メモリディスク４００へのリード要求を発行すると、ディスク制御装置１００は、キャッシュメモリ１２０からの読出データをＣＰＵ２００に高速に応答することができる。 - 特許庁 - A storage controlling part 107 stores shared/occupied states of threads in an occupancy flag 111 and occupied thread ID in an ID register 112 for each way of a cache 110 according to designation by software, statistical information of hardware resources, etc.
記憶制御部107 は，ソフトウェアによる指定，ハードウェア資源の統計情報などにより，キャッシュ110 のウェイごとに，スレッドの共有／占有状態を占有フラグ111 に，占有するスレッドIDをIDレジスタ112 に保持する。 - 特許庁 - To provide "an electronic apparatus" which attains efficient use of a cache memory for storing information read out from a hard disk while shortening seek time when reading the information from the hard disk, at start-up.
起動時において、ハードディスクから情報を読み出す際のシーク時間を短縮させつつ、ハードディスクから読み出した情報を記憶するキャッシュメモリの効率的な使用を図った「電子装置」を提供する。 - 特許庁 - To provide a semiconductor integrated circuit capable of improving system performance by suppressing penalty due to reading operation accompanying with refill in a cache memory circuit and writing operation accompanying with write-back or write-through.
キャッシュメモリ回路におけるリフィルに伴う読み込み動作、及び、ライトバック又はライトスルーに伴う書き込み動作によるペナルティーを抑えてシステム性能を向上させた半導体集積回路を提供する。 - 特許庁 - To reduce main storage access latency and to improve system performance when a load instruction processed by instruction processors brings about a data cache error before the request of leading prefetch instruction is completed.
先行するプリフェッチ命令の要求が完了する前に、命令プロセッサが処理したロード命令がデータキャッシュミスを起こした場合に、主記憶アクセスレイテンシを軽減し、システム性能を向上させる。 - 特許庁 - To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler.
キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。 - 特許庁 - For example, when the peer node holds the cache line referred to in a modified coherence state, the peer node responds to the receipt of the snoop invalidation message and writes back the data to a home node.
一実施例で、ピアノードが参照されるキャッシュラインを変形コヒーレンス状態で保持する場合に、スヌープ無効化メッセージの受信に応答して、ピアノードは、データに関連するホームノードへデータをライトバックする。 - 特許庁 - A cache control part is provided in a reader/writer or the virtual memory module, and data are cached for transaction in a data accumulation part in the IC module, whereby a high-speed transaction can be realized.
キャッシュ制御部をリーダ／ライタ又は仮想メモリ・モジュールに持たせ、ＩＣモジュールにおけるデータ蓄積部にトランザクションのためにデータをキャッシュさせることにより、高速のトランザクションを実現することができる。 - 特許庁 - Remote site downloading of content to a hotspot occurs by way of a cache server, which, when networked the hotspot, processes download, order proxies received from remote content provider servers or content user mobile devices.
ホットスポットへのコンテンツのリモートサイトダウンロードは、ホットスポットがネットワークに接続すると、リモートコンテンツプロバイダサーバ又はコンテンツユーザのモバイル装置から受信したダウンロードオーダープロキシを処理するキャッシュサーバにより実行される。 - 特許庁 - To provide a communication processing system and data processing method which, on data receiver side where errors are corrected in block units, realizes fast error correction processing while maintaining a high cache hit rate.
ブロック単位で誤り訂正が行われるデータの受信側において、キャッシュの高いヒット率を維持して、高速な誤り訂正処理を実現する、通信処理システム及びデータ処理方法を提供する。 - 特許庁 - To provide a microprocessor which can eliminate reading out operation and realize lower-power-consumption when a cache memory is not necessary to be read out such as while coprocessor is in execution.
コプロセッサ実行中のように、キャッシュメモリの読出しが不要な場合に、その際の読出し動作を削減することができ、より低消費電力化を実現することができるマイクロプロセッサを提供する。 - 特許庁 - When the designated address is within the range of the lower limit address and the upper limit address, the address comparison part 135 validates a first path for accessing a shared memory 200 through a cache 121.
指定されたアドレスが、下限アドレス以上であり、且つ上限アドレス以下である場合、アドレス比較部１３５は、キャッシュ１２１を介して共有メモリ２００にアクセスする第１の経路を有効にする。 - 特許庁 - Additionally, the portable device can include a data storage (e.g., cache memory) that retains the user credential and a purging component configured to subsequently erase the user credential in accordance with the user-defined selection.
加えて、携帯装置には、ユーザクレデンシャルを保持するデータストレージ（例えば、キャッシュメモリ）と、ユーザ定義の選択に従ってユーザクレデンシャルを後に消去するように構成されたパージコンポーネントと、を含めることができる。 - 特許庁 - To provide a directory architecture for improving the performance of a memory subsystem by using various directory requests in the various coherent states of lines, in particular, in a cache, in relation to a multi-processor data processing system.
マルチプロセッサ・データ処理システムに関し、特にキャッシュ中のラインの様々なコヒーレンス状態の様々なディレクトリ要求を利用してメモリ・サブシステムの性能を改善したディレクトリ・アーキテクチャを提供する。 - 特許庁 - The ubiquitous gateway 100 repetitively exchanges the object record with other ubiquitous gateways, and when an object query is received, reports the object record from the object cache 130 to a query origin.
ユビキタス・ゲートウェイ１００は、オブジェクト・レコードを他のユビキタス・ゲートウェイと繰り返し交換し、オブジェクトに関するクエリを受信すると、対象となるオブジェクト・レコードをオブジェクト・キャッシュ１３０からクエリ元に報告する。 - 特許庁 - Then the width of the image repeatedly drawn is set at not more than the length of the one record of the cache memory so as to eliminate the need to perform the process of rewriting records upon creation of drawing data.
このとき、繰り返し描画されるイメージの幅がキャッシュメモリの１レコード長以下の幅となるようにすることで、描画データの生成時にレコードの書き換えの処理を行わなくても済む。 - 特許庁 - To improve memory performance of a processor by making a prefetch requirement destination address variable according to a speed of address progress between streams, in the processor performing a prefetch to a cache by hardware.
ハードウェアによりキャッシュへのプリフェッチをおこなうプロセッサにおいて、ストリーム間のアドレス進行のスピードに応じてプリフェッチ要求先アドレスが可変であるようにし、プロセッサのメモリ性能を向上させる。 - 特許庁 - The EDRAM 12 includes plural pairs of DRAM banks 16 and SRAM caches 18, each bank includes a matrix-shaped storage position and storage data for its one column can be loaded to a corresponding cache.
ＥＤＲＡＭ１２は、複数対のＤＲＡＭバンク１６及びＳＲＡＭキャッシュ１８を含み、各バンクは行列状の記憶位置を含み、その１列分の記憶データが対応するキャッシュにロード可能である。 - 特許庁
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