「interlayer」を含む例文一覧(6425)
＜前へ 1 2 .... 29 30 31 32 33 34 35 36 37 .... 128 129 次へ＞- In addition, a laser repair process is also improved by leaving a third interlayer insulating film uniformly at the upper part of a fuseline.
又、ヒューズラインの上部に第３層間絶縁膜を均一に残せるのでレーザリペア工程も改善させ得る。 - 特許庁 - OPTICAL DISK REPRODUCING DEVICE, INTERLAYER MOVEMENT CONTROL METHOD OF OPTICAL DISK REPRODUCING DEVICE, CONTROL PROGRAM, AND RECORDING MEDIUM
光ディスク再生装置、光ディスク再生装置の層間移動制御方法、制御プログラムおよび記録媒体 - 特許庁 - Varnish-like methylpolysiloxane is applied onto a substrate 2 and is heated; and a first interlayer insulating film 3 is formed.
基板２上にワニス状のメチルポリシロキサンを塗布し、加熱処理して第１層間絶縁膜３を形成する。 - 特許庁 - To achieve a process for forming Cu wiring on an organic interlayer insulation, and to reduce effects due to wiring delay.
Ｃｕ配線を有機層間絶縁膜上に形成する工程を実現し、配線遅延の影響を低減する。 - 特許庁 - The conductor wiring 3 has lands 31 for connection with the upper surface or the lower surface of the interlayer conductive part 4.
導体配線３は，層間導電部４の上面又は下面に接続するためのランド部３１を有する。 - 特許庁 - To generate a light reception signal required for tracking control without being affected by interlayer stray light.
層間迷光による影響を受けることなくトラッキング制御に必要な受光信号を生成できるようにする。 - 特許庁 - A via hole 13 is formed in the interlayer insulating film 12, and a plug 14 becoming an embedded wiring is formed.
層間絶縁膜１２にビアホール１３が形成され、埋め込み配線となるプラグ１４が形成されている。 - 特許庁 - A barrier metal film 23 is formed on the lateral surface and the lower surface of a contact hole 22, and on an interlayer dielectric 21.
コンタクトホール２２の側面及び下面並びに層間絶縁膜２１上にバリアメタル膜２３を形成する。 - 特許庁 - Next, after form a second interlayer insulating film 111 on the first interlayer insulating film 106, a second opening 113 for plugs is formed, by selectively etching the second interlayer insulating film 111, and the first contact plug 115 is formed subsequently by burying the second conductive film 114 in the second opening 113 for plugs.
次に、第１の層間絶縁膜１０６の上に第２の層間絶縁膜１１１を形成した後、該第２の層間絶縁膜１１１に対して選択的にエッチングを行なって第２のプラグ用開口１１３を形成し、その後、第２のプラグ用開口１１３に第２の導電膜１１４を埋め込んで第１の接続プラグ１１５を形成する。 - 特許庁 - The interlayer insulating film 19 is formed to such a film thickness that the transmissivity of the array substrate 1 exceeds 97% by laminating a first interlayer insulating film 20 formed of SiN_X to a 50 to 1,000 nm film thickness and a second interlayer insulating film 21 formed of SiO_X to a 50 to 1,000 nm film thickness.
層間絶縁膜１９は、ＳｉＮ_Ｘの材料で膜厚５０ｎｍないし１０００ｎｍに成膜された第１層間絶縁膜２０と、ＳｉＯ_Ｘの材料で膜厚５０ｎｍないし１０００ｎｍに成膜された第２層間絶縁膜２１とが積層され、アレイ基板１の透過率が９７％を超える膜厚に形成されている。 - 特許庁 - To provide a positive radiation-sensitive composition which can form an interlayer insulation film satisfying general requirement properties such as transparency, surface hardness, solvent resistance and voltage retention, excels in radiation sensitivity and has adequate storage stability, an interlayer insulation film made from the composition, and a method for forming the interlayer insulation film.
一般的な要求特性である透明性、表面硬度、耐溶剤性、及び電圧保持率を満足する層間絶縁膜を形成可能であり、かつ放射線感度に優れ、十分な保存安定性を有するポジ型感放射線性組成物、その組成物から形成される層間絶縁膜、並びにその層間絶縁膜の形成方法の提供。 - 特許庁 - The semiconductor device is equipped with a semiconductor substrate, a first interlayer insulating film 3 formed on the semiconductor substrate, a pad 1 formed on the first interlayer insulating film 3 and a plurality of first wirings 12, formed independently in the first interlayer insulating film 3 with mutual interval therebetween in a region immediately below the pad 1.
半導体装置は、半導体基板と半導体基板の上に形成された第１の層間絶縁膜３と、第１の層間絶縁膜３の上に形成されたパッド１と、パッド１の直下の領域において、第１の層間絶縁膜３中にそれぞれが互いに間隔をおいて独立して形成された複数の第１の配線１２とを備えている。 - 特許庁 - The interlayer insulating film 111 is formed only on the upper surface part of the organic passivation film 109, so that the stress resulting from the difference in thermal expansion coefficient between the organic passivation film 109 and the interlayer insulating film 111 can be prevented from becoming excessive, and the peel-off between the interlayer insulating film 111 and the common electrode 110 can be prevented.
層間絶縁膜１１１は有機パッシベーション膜１０９の上面部にのみ形成されているので、有機パッシベーション膜１０９と層間絶縁膜１１１との熱膨張係数の差に起因するストレスが過大になること防止することが出来、層間絶縁膜１１１とコモン電極１１０と間の剥離を防止することが出来る。 - 特許庁 - The upper-surface of the interlayer dielectric 27 is flattened by setting the interval between a first base electrode and emitter electrodes 25, 26 to two times or shorter than the thickness of the interlayer dielectric 27, and a semiconductor device in which the crack resistance of the interlayer dielectric 27 is enhanced by providing a second base and emitter electrodes 28, 29 on the upper-surface can be provided.
第１のベース電極およびエミッタ電極２５、２６の間隔を層間絶縁膜２７の厚みの２倍以下に設定することにより、層間絶縁膜２７の上面を平坦化してその上面に第２のベースおよびエミッタ電極２８、２９を設けることにより層間絶縁膜２７の耐クラック性を向上させた半導体装置を提供できる。 - 特許庁 - Because the oxidation preventing film 5 is formed between the lower-layer electrode 3a and the upper layer electrode 6a together with the interlayer dielectric film 4, the interlayer dielectric film 4 is prevented from oxidizing in an overlapped portion between the upper electrode 6a and the lower-layer electrode 3a, in the process which oxidizes the upper-layer electrode 6a to form the interlayer dielectric film 7.
下層電極３ａと上層電極６ａとの間に層間絶縁膜４と共に酸化防止膜５が形成されるため、上層電極６ａを酸化して層間絶縁膜７を形成する工程において、上層電極６ａと下層電極３ａとの間のオーバーラップ部で層間絶縁膜４が酸化されることを防止することができる。 - 特許庁 - The semiconductor has a semiconductor substrate 11, including an element, an interlayer insulating film (silicon oxide film 20, BPSG film 30) formed on the semiconductor substrate 11, a contract hole formed in the interlayer insulating film, the barrier layer 33 formed on the interlayer insulating film and the surface of the contact hole, and a wiring layer 40 formed on the barrier layer 33.
半導体装置は、素子を含む半導体基板１１、半導体基板１１の上に形成された層間絶縁膜（シリコン酸化膜２０，ＢＰＳＧ膜３０）、層間絶縁膜に形成されたコンタクトホール、層間絶縁膜およびコンタクトホールの表面に形成されたバリア層３３、およびバリア層３３の上に形成された配線層４０を有する。 - 特許庁 - A plug electrode across from a substrate 1 to a top surface of a third interlayer insulating layer 9 is divided into a first plug electrode 5 and a second plug electrode 13, which are connected to each other; and the first interlayer insulating film 3 is used as an etching stopper layer, and the alignment mark 15 is formed on the first interlayer insulating layer 3.
基板１から第３層間絶縁層９の上面に至るプラグ電極を第１プラグ電極５と第２プラグ電極１３とに分け、第１プラグ電極５と第２プラグ電極１３とを繋ぐと共に、第１層間絶縁層３をエッチングストッパ層として使用し、第１層間絶縁層３上に合わせマーク１５を形成する。 - 特許庁 - Then the upper end part of the first via contact 106 is made to project from the upper surface of the second interlayer insulation film 108, a second conductive film 109 for wiring and a third interlayer insulation film 110 are deposited, and a second via contact 111 is formed at the upper side of the first via contact 106 in the third interlayer insulation film 110.
第１のビアコンタクト１０６の上端部を第２の層間絶縁膜１０８の上面から突出させた後、第２の配線用導電膜１０９及び第３の層間絶縁膜１１０を堆積し、その後、第３の層間絶縁膜１１０における第１のビアコンタクト１０６の上側に第２のビアコンタクト１１１を形成する。 - 特許庁 - The method of manufacturing the printed circuit board includes: forming an interlayer connector on a first carrier, stacking an insulation layer on the first carrier such that the interlayer connector is exposed, removing the first carrier, and forming a circuit pattern on the insulation layer such that the circuit pattern is electrically coupled with the interlayer connector.
本発明の印刷回路基板製造方法は、第１キャリアに層間連結体を形成する段階と、第１キャリアに、層間連結体が露出するように絶縁層を積層する段階と、第１キャリアを除去する段階と、層間連結体と電気的に接続するように絶縁層に回路パターンを形成する段階と、を含むことを特徴とする。 - 特許庁 - To provide a positive radiation-sensitive composition from which an interlayer dielectric satisfying general requirements in transparency, surface hardness, solvent resistance and a voltage holding ratio may be formed and which is good at radiation sensitivity and has sufficient storage stability, an interlayer dielectric formed by using the composition and a method for forming the interlayer dielectric.
一般的な要求特性である透明性、表面硬度、耐溶剤性、及び電圧保持率を満足する層間絶縁膜を形成可能であり、かつ放射線感度に優れ、十分な保存安定性を有するポジ型感放射線性組成物、その組成物から形成される層間絶縁膜、並びにその層間絶縁膜の形成方法の提供 - 特許庁 - In a semiconductor element mounting substrate 10, a low-thermal expansion substrate 50 is sandwiched between an interlayer resin layer 14U on the top surface and an interlayer resin layer 14D on the underside, and a conductor circuit 26 of an organic substrate 30 and a first conductor circuit 80 of the low-thermal expansion substrate 50 are connected via a via conductor 22 formed on the interlayer resin layer 14U.
半導体素子実装基板１０は、低熱膨張基板５０を上面側の層間樹脂層１４Ｕと下面側の層間樹脂層１４Ｄとで挟持し、有機基板３０の導体回路２６と低熱膨張基板５０の第１導体回路８０とを層間樹脂層１４Ｕに形成されたビア導体２２で接続する。 - 特許庁 - The semiconductor device has: a semiconductor substrate having a semiconductor component on the surface; an interlayer dielectric including a wiring structure formed on the semiconductor substrate; a metal ring formed within the interlayer dielectric; and an air gap formed in a region on one side of the metal ring within the interlayer dielectric.
本発明の実施の形態による半導体装置は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線構造を含む層間絶縁膜と、前記層間絶縁膜内に形成されたメタルリングと、前記層間絶縁膜の前記メタルリングの片側の領域に形成されたエアギャップと、を有する。 - 特許庁 - The semiconductor device has a first interlayer insulating film 101 formed on a semiconductor substrate, a plurality of wiring lines 105 formed on the first interlayer insulating film 101, and a via 113 and a dummy via 106 formed in the first interlayer insulating film 101 to connect with at least one of the plurality of wiring lines 105.
半導体装置は、半導体基板の上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された複数の配線１０５と、第１の層間絶縁膜１０１に複数の配線１０５の少なくとも１つと接続するように形成されたビア１１３及びダミービア１０６とを有している。 - 特許庁 - The method of manufacturing the printed circuit board includes forming an interlayer connector on a first carrier, stacking an insulation layer on the first carrier such that the interlayer connector is exposed, removing the first carrier, and forming a circuit pattern on the insulation layer such that the circuit pattern is electrically coupled with the interlayer connector.
本発明の印刷回路基板製造方法は、第１キャリアに層間連結体を形成する段階と、第１キャリアに、層間連結体が露出するように絶縁層を積層する段階と、第１キャリアを除去する段階と、層間連結体と電気的に接続するように絶縁層に回路パターンを形成する段階と、を含むことを特徴とする。 - 特許庁 - To provide a method of forming interlayer connection structure by which a metallic layer having a uniform thickness and an interlayer connection material having a uniform height can be formed easily and inexpensively on a core substrate, double-sided wiring board for lamination, etc., with high connection reliability, and to provide an interlayer connection structure and a multilayered wiring board formed by the method.
コア基板や積層用両面配線基板などに対し、簡易かつ低コストに、厚みが均一な金属層と高さの均一な層間接続体とを形成することができ、しかも接続の信頼性が高い層間接続構造の形成方法、及び当該方法で形成された層間接続構造及び多層配線基板を提供する。 - 特許庁 - A manufacturing method of a semiconductor device 100 comprises processes of forming a first interlayer insulating film 108 on a semiconductor wafer, providing a second etching stop film 110 on the first interlayer insulating film 108, and selectively forming two or more concaves on the first interlayer insulating film 108, making them penetrate through the second etching stop film 110.
半導体装置１００の製造方法は、半導体ウェハ上に第１の層間絶縁膜１０８を形成し、第１の層間絶縁膜１０８上に第２のエッチング阻止膜１１０を形成し、第２のエッチング阻止膜１１０を貫通して複数の凹部を第１の層間絶縁膜１０８に選択的に形成する工程を含む。 - 特許庁 - The substrate for liquid crystal displays has an insulating substrate 10, an interlayer dielectric formed on the insulating substrate 10, a transparent electrode formed on an interlayer dielectric 11a in a transmissive portion T, a reflection electrode formed on an interlayer dielectric 11b in a reflective portion R, and color filters formed on both electrodes.
液晶ディスプレイ用基板は、絶縁性基板１０と、絶縁性基板１０上に形成された層間絶縁膜と、透過部Ｔにおける層間絶縁膜１１ａ上に形成された透明電極と、反射部Ｒにおける層間絶縁膜１１ｂ上に形成された反射電極と、両電極上に形成されたカラーフィルタとを有する。 - 特許庁 - The electronic device is provided with a lower layer wiring 12 formed so as to bury the lower layer wiring groove 11a of a first interlayer dielectric 11 formed on a substrate which is not shown in the figure, the barrier membrane 13 formed on the lower layer wiring 12, and a second interlayer dielectric 14 formed on the first interlayer dielectric 11 and the barrier membrane 13.
電子デバイスは、図示しない基板上に形成された第１の層間絶縁膜１１の下層配線溝１１ａを埋め込むように形成された下層配線１２と、下層配線１２の上に形成されたバリア膜１３と、第１の層間絶縁膜１１及びバリア膜１３の上に形成された第２の層間絶縁膜１４とを備えている。 - 特許庁 - The semiconductor device is provided with the interlayer insulating film 101; another interlayer insulating film 103 provided on the laminate; and the conductive plug penetrating through the interlayer insulating film 103 and the etching adjusting film 115 while being constituted of the other Ti film 117, the other TiN film 119, and a W film 121, and whose end surface is positioned in the TiN film 113.
半導体装置は、層間絶縁膜１０１および積層体上に設けられている層間絶縁膜１０３と、層間絶縁膜１０３およびエッチング調整膜１１５を貫通し、端面がＴｉＮ膜１１３中に位置しているＴｉ膜１１７、ＴｉＮ膜１１９およびＷ膜１２１からなる導電プラグと、を備える。 - 特許庁 - After a shift between the resist pattern on the pattern for interlayer shift measurement and the pattern for interlayer shift measurement is measured, the resist pattern on the pattern for interlayer shift measurement is removed by ashing while the resist pattern in the display region is left, the remaining resist pattern in the display region is used as a mask to pattern the second layer in the method of manufacturing the display device.
その後、層間ズレ測定用パターン上のレジストパターンと層間ズレ測定用パターンとのズレを測定した後、アッシングにより表示領域に位置するレジストパターンを残しつつ層間ズレ測定用パターン上のレジストパターンを除去し、残った表示領域のレジストパターンをマスクとして第２層をパターニングする表示装置の製造方法。 - 特許庁 - An organic film that does not include oxygen is used for an interlayer insulating film 11 as a diffusion barrier, and a Cu wiring 12 is surrounded directly by this interlayer insulating film 11, and a barrier metal is not used at least on the side wall of the Cu wiring 12.
酸素を有しない有機膜を、拡散バリアとして層間絶縁膜11に用い、この層間絶縁膜11でCu配線12を直接囲む構造とし、バリア金属は少なくともCu配線12の側壁に用いない構造とする。 - 特許庁 - A semiconductor light emitting device is provided with a substrate 10, an interlayer 30 which consists of a zinc oxide-based material and is formed on the substrate 10 and a semiconductor layer 20 which consists of a zinc oxide-based material and is formed on the interlayer 30.
半導体発光素子は、基板１０と、基板１０上に形成された、酸化亜鉛系材料からなる中間層３０と、中間層３０上に形成された、酸化亜鉛系材料からなる半導体層２０とを備える。 - 特許庁 - A first metal wiring layer 41 (51, 52) suitably thin for microfabrication is formed on a substrate surface via a first interlayer film 31, and a second metal thick wiring layer 46 is thereon formed via a second interlayer film 35.
基板表面上に第１の層間膜３１を介して微細加工が可能な程度に薄い第１の金属配線層４１（５１，５２）を形成し、その上に第２の層間膜３５を介して厚い第２の金属配線層４６を形成する。 - 特許庁 - A memory cell transistor comprises a gate electrode structure composed of a gate insulating film 2 of the cell part, a first conductive layer 3, a conductive interlayer insulating film 4, and a second conductive layer 7 insulated from the first conductive layer 3 by the conductive interlayer insulating film 4.
メモリセルトランジスタが、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、この導電層間絶縁膜４で第一導電層３から絶縁された第二導電層７からなるゲート電極構造を備える。 - 特許庁 - In a semiconductor device in which a porous material 103 is used for an interlayer insulating film, micro voids are dissipated from the vicinity of the worked side face 103S of the via hole, etc., of the interlayer insulating film.
層間絶縁膜に多孔質材料１０３を用いた半導体装置において、前記層間絶縁膜のビアホール等の加工部分の側面１０３Ｓ近傍のマイクロボイドを消失せしめたことを特徴とするものである。 - 特許庁 - To provide a sheet for printing which enables perfecting printing and which enables interlayer peeling of each card to two layers to be used, as occasion demands, and further enables use of one card piece obtained by the interlayer peeling as a seal.
両面印刷が可能であり、印刷後、各カードを必要に応じて２層に層間剥離して使用することができ、更には、層間剥離した一方のカード片をシールとして使用することができる印刷用シートを提供すること。 - 特許庁 - A second interlayer insulating film 5 is formed on all the surface, and then the surface of the second interlayer insulating film 5 is polished through a chemical mechanical polishing method until the surface of the first metal wiring layer 4 formed on the projection 3 is exposed.
全面に第２の層間絶縁膜５を形成した後、突出部３上に形成された第１の金属配線層４の表面が露出するまで、化学機械研磨法により第２の層間絶縁膜５表面を研磨する。 - 特許庁 - A photodiode 303 in which n-type impurities are ion-implanted is formed for each pixel at the side of the interlayer insulating film 304 of the p-type semiconductor layer 302, and a light-shielding film 305 is formed in the interlayer insulating film 304.
Ｐ型半導体層３０２の層間絶縁膜３０４側にはＮ型不純物がイオン注入されてなるフォトダイオード３０３が画素毎に形成され、層間絶縁膜３０４中には遮光膜３０５が形成されている。 - 特許庁 - The display includes a substrate where thin-film transistors using organic semiconductor layers are arrayed, an interlayer insulating film formed on the substrate to cover the thin-film transistors, and a pixel electrode provided on the interlayer insulating film.
有機半導体層を用いた薄膜トランジスタが配列形成された基板と、薄膜トランジスタを覆う状態で基板上に設けられた層間絶縁膜と、層間絶縁膜上に設けられた画素電極とを備えたものである。 - 特許庁 - The second wiring layer 32 has a second interlayer insulating film, a plurality of second via plugs 34-1, and a plurality of second wiring 34-2 provided at a second interval larger than the first interval in the second interlayer insulating film.
第２配線層部３２は、第２層間絶縁膜と、第２層間絶縁膜内に第１間隔よりも大きい第２間隔以上で設けられた複数の第２ビアプラグ３４−１及び複数の第２配線３４−２とを有する。 - 特許庁 - The semiconductor device 10 includes an interlayer insulating film 25, the wiring 27 protrudingly formed on the interlayer insulating film 25 and made of a material containing copper as a principal component, and the passivation film 30 formed to cover the wiring 27.
半導体装置１０は、層間絶縁膜２５と、層間絶縁膜２５上に突出して形成され、銅を主成分とする材料からなる配線２７と、配線２７を覆うように形成されたパッシベーション膜３０とを含む。 - 特許庁 - The printed wiring board 10 has an insulation layer 42 formed of an interlayer resin insulator forming an interlayer resin insulation layer of a build-up multilayer wiring board, and is thereby thin, so that heat from a mounted IC chip 60 can be efficiently dissipated.
プリント配線板１０は、絶縁層４２がビルドアップ多層配線板の層間樹脂絶縁層を構成する層間樹脂絶縁材からなるため、薄く、搭載するＩＣチップ６０からの熱を効率的に逃がすことができる。 - 特許庁 - This manufacturing process of the full-color OLED display element pixel structure includes processes: (a) a black matrix manufacturing process, (b) a polysilicon island forming process, (c) a gate forming process, (d) an interlayer forming process, (e) a CCM process, and (f) an OLED implant (OLED deposition) process.
本発明が提供するフルカラーOLEDディスプレイエレメント画素構造の製造プロセスには、手順：(a)ブラックマトリックス製造プロセス、(b)ポリシリコンアイランド形成プロセス、(c)ゲート形成プロセス、(d)中間層(interlayer)形成プロセス、(e)CCMプロセス、及び(f)OLEDのインプラント (OLED deposition)プロセスを含む。 - 特許庁 - Wiring having a mask pattern is formed, and an interlayer insulating-film pattern that fills gaps among the wiring is formed, and then the mask pattern is partially etched to form a mask pattern 470 recessed among the interlayer insulating-film pattern, which is made as a groove.
マスクパターンを有する配線を形成し、この配線間を埋める層間絶縁膜パターンを形成した後、マスクパターンを部分食刻して層間絶縁膜パターン間にリセスされたマスクパターン４７０を形成しグルーブとする。 - 特許庁 - Among a desired recording layer and recording layers adjacent to the desired recording layer, an interlayer distance between the desired recording layer and a recording layer in which a laser spot crosses earlier than the desired recording layer at the time of focus drawing operation is set larger than the other interlayer distances.
所望の記録層と前記所望の記録層に隣接する記録層のうちフォーカス引き込み時に前記所望の記録層よりも先にレーザスポットが横切る記録層との層間距離を他の層間距離よりも大きくする。 - 特許庁 - A circuit board for an inner layer electrically connects with an outer layer circuit through conduction holes of an insulation base material for interlayer connection, and a hardening part is selectively formed on the insulation base material for the interlayer connection.
内層用回路基板と外層回路が層間接続用絶縁基材の導通孔を介して電気的に接続され、前記層間接続用絶縁基材には選択的に硬化部が形成されていることを特徴とする。 - 特許庁 - The hardening treatment of the interlayer insulating film is performed by loading the wafer W where the interlayer insulating film is formed on a mount 60 heated by a heater 61 and radiating electron beam onto the wafer W from an electron tube 66.
層間絶縁膜の硬化処理を，層間絶縁膜の形成されたウェハＷをヒータ６１によって加熱された載置台６０上に載置し，当該ウェハＷに電子線管６６から電子線を照射することによって行う。 - 特許庁 - A semiconductor device has a multilayer interconnection structure with two or more multilayer interconnections 2, 5 respectively formed in interlayer films 1, 4, and a hollow structure is formed by a spacial part 3 in a part of the interlayer film between the upper and lower interconnections 2, 5.
二つ以上の多層配線２，５が各々の層間膜１，４に形成された多層配線構造を有する半導体装置であって、上下配線２，５間の層間膜４の一部に空間部３を形成して中空構造とした。 - 特許庁 - Furthermore, a third interlayer insulation film 16 extended from the integrated circuit region 31 covers the three dummy insulation film patterns 21, and three dummy insulation film patterns 22 are formed at a fixed interval also in the third interlayer insulation film 16.
さらに、集積回路領域３１から延びた第３層間絶縁膜１６が３つのダミー絶縁膜パターン２１を覆っており、第３層間絶縁膜１６にも、３つのダミー絶縁膜パターン２２が一定間隔で形成されている。 - 特許庁 - In another way, the source electrode 6 and the drain electrode 7 are connected with the source/drain region 5 via a contact hole arranged on an interlayer dielectric on the active layer 4 and via a conducting layer arranged on the interlayer dielectric.
あるいは、ソース電極６およびドレイン電極７は、活性層４上の層間絶縁膜に設けられたコンタクトホールおよび層間絶縁膜上に設けられた導電層を介してソース・ドレイン領域５と接続されている。 - 特許庁
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