「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 24 25 26 27 28 29 30 31 32 .... 46 47 次へ＞- The correction MB selector 85 discriminates a fault location to decide a period when a macro block is replaced, and the MB code series generator 86 generates the macro block to be replaced on the basis of the DC component stored in the memory 84.
修正MB選択器８５は、異常箇所を判断してマクロブロックを置換する区間を決定し、MB符号系列発生器８６は、メモリ８４に記憶されているDC成分に基づいて、置換するマクロブロック生成する。 - 特許庁 - A motion compensation device 19 applies interpolation to each pixel of a macro block of the reference image data stored in the frame memory 17 to generate a macro block consisting of pixels with 1/4 pixel accuracy.
動き補償装置１９は、フレーム動き予測モードの場合、フレームメモリ１７が記憶している参照画像データのマクロブロックの各画素に対して補間をして、１／４画素精度の画素から構成されるマクロブロックを生成する。 - 特許庁 - A MPU in the electronic control device groups the memory blocks of the flash ROM into low frequency block groups for storing data with a low frequency of writing-in and a high frequency block groups for storing data with a high frequency of writing-in.
電子制御装置のＭＰＵは、フラッシュＲＯＭの記憶ブロック群を、書込頻度が低いデータ記憶用の低頻度ブロック群と、書込頻度が高いデータ記憶用の高頻度ブロック群とにグループ化する。 - 特許庁 - When a controller 111 writes the new data blocks in the data block memory 112 and if there is not empty region, it writes the new data blocks to the region where the data block with a small number of the data reference is stored.
制御部１１１は、新たなデータブロックをデータブロック記憶部１１２に書き込む際に、空き領域がない場合には、参照回数の少ないデータブロックを格納している領域に、新たなデータブロックを書き込む。 - 特許庁 - When the data of a receiving apparatus main body are written in a second buffer memory at the processing speed of the main body CPU, write of the data to the first buffer memory is interrupted, and the data written in the second buffer memory are subjected to synchronization processing at the processing speed of the block CPU.
本体ＣＰＵの処理速度で第２のバッファメモリに受信機本体側のデータが書き込まれたときは、第１のバッファメモリに対するデータの書き込みを中断し、第２のバッファメモリに書き込まれたデータをブロックＣＰＵの処理速度で同期処理する。 - 特許庁 - In response to a read command, data is read from a memory area corresponding to a data line to which the write data and the parity data are not supplied in one of the memory blocks other than a write memory block, and data that cannot be read due to write operation is reproduced.
読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つにおいて、書き込みデータおよびパリティデータが供給されていないデータ線に対応するメモリ領域からデータが読み出され、書き込み動作により読み出させないデータが再生される。 - 特許庁 - A decoder block of the printer stores a result obtained by decoding compressed data in an internal buffer memory, reads out it as reference line data when decoding a next line to perform decode operation, and reads out the data stored in the buffer memory to write it to the main memory during copy operation for a previous line as well.
プリンタのデコーダブロックは圧縮データをデコードした結果を、内部のバッファメモリへ蓄え、次ラインのデコード時に、参照ラインデータとして、読み出し、デコード動作し、また、前ラインのコピー動作時も、バッファメモリに保持されているデータを読み出し、メインメモリへ書き出す。 - 特許庁 - This memory mapping method of the present invention includes a step for inputting the written data for the logical unit number from the host, a step for determining which data block group contains the logical unit number, out of the plurality of data block groups, and a step for storing the written data in the unoccupied log unit in the log block group corresponding to the determined data block group.
そして、メモリマッピング方法は、ホストから論理ユニット番号のための書き込みデータが入力される段階と、複数のデータブロックグループ内で何れのものが前記論理ユニット番号を含むかを決定する段階と、前記決定されたデータブロックグループに対応するログブロックグループの空いているログユニットに前記書き込みデータを格納する段階とを含む。 - 特許庁 - In the temporary image data storage device 2, 32 pieces of image data corresponding to 32 dots for one block in the divided area are converted to X pieces of block image data collecting the respective bits of the image data for one block in data stream converting circuits 21 and 22 and these block image data are stored in an image memory 24 for temporary storage for the divided areas.
画像データ一時記憶装置２では、データ列変換回路２１、２２にて、分割領域中１ブロック分３２ドットに対応する３２個の画像データが、各々画像データの各ビットが１ブロック分まとめられたＸ個のブロック画像データに変換され、これらのブロック画像データが分割領域分一時記憶用画像メモリ２４に格納される。 - 特許庁 - The controller 4 includes a ROM 9 which stores a program for managing association between a first address in a semiconductor memory having the first erasure block size and a second address in a semiconductor memory having second erasure block size larger than the first erasure block size and a CPU 8 which executes the program stored in the ROM 9.
コントローラ４は、第１の消去ブロックサイズを有する半導体メモリにおける第１のアドレスと前記第１の消去ブロックサイズよりも大きい第２の消去ブロックサイズを有する半導体メモリにおける第２のアドレスとの対応付けを管理するためのプログラムを格納するＲＯＭ９と、このＲＯＭ９に格納されているプログラムを実行するＣＰＵ８とを含んでいる。 - 特許庁 - The arithmetic circuit has a memory RAM storing original image data to be referred to by the unit of a macro block being the block of prescribed number of pixels and a pattern judging block for outputting a bit shift quantity S12 required for extracting a pattern, data on whether to permit writing into a memory and data S18 showing which direction one direction of an object boundary pixel is.
演算回路は、参照すべき元の画像データを所定数の画素のかたまりであるマクロブロック単位で格納したメモリＲＡＭと、パターンを抽出するために必要なビットシフト量Ｓ１２と、メモリへに書き込みを許可するか否かのデータＳ１６と、一方向がいずれの方向のオブジェクト境界画素かを示すデータＳ１８とを出力するパターン判定ブロックとを有する。 - 特許庁 - The controller 4 includes a ROM 9 storing a program for managing association between a first address in a semiconductor memory having a first erasure block size and a second address in a semiconductor memory having a second erasure block size larger than the first erasure block size; and a CPU 8 executing the program stored in the ROM 9.
コントローラ４は、第１の消去ブロックサイズを有する半導体メモリにおける第１のアドレスと前記第１の消去ブロックサイズよりも大きい第２の消去ブロックサイズを有する半導体メモリにおける第２のアドレスとの対応付けを管理するためのプログラムを格納するＲＯＭ９と、このＲＯＭ９に格納されているプログラムを実行するＣＰＵ８とを含んでいる。 - 特許庁 - In an information recording and reproducing method which partitions a recording area of a memory card into physically small pages, partitions off these pages into physical blocks collecting the two or more pages, and reads/writes information from/into the memory card by each block, a logical address added to the physical block is recorded duplicately on each page in the block with an individual parity bit added to the page.
メモリカードの記録領域を物理的に小さいページに区分けするとともに、これらのページを複数ページまとめた物理的なブロックに区分けし、該ブロック毎にメモリカードに対する情報の読み書きを行う情報記録再生方法において、物理的なブロックに付される論理アドレスを、そのブロック内の各ページにそれぞれパリティビットを付加して重複記録する。 - 特許庁 - At least one memory block B0-B7 includes a plurality of electrically erasable programmable bilevel memory cells each constituted to store 1-bit information, and read means 2, 5, 3 which access and read one multilevel memory cell or, access and read simultaneously N electrically erasable programmable bilevel memory cells depending on an address signal A0-A21 supplied to the memory device.
前記少なくとも１つのメモリブロック（B0-B7）は１セルにつき１ビットの情報を記憶するよう構成された複数の電気的消去可能プログラマブルバイレベルメモリセルも含み、且つメモリデバイスに供給されるアドレス信号(A0-A21)に依存して、前記マルチレベルメモリセルの１つをアクセスし読み出すか、前記電気的消去可能プログラマブルバイレベルメモリセルのＮ個を同時にアクセスし読み出す手段(2,5,3)が設けられている。 - 特許庁 - After writing object data is written into the buffer memory 4d while setting its size equal to or smaller than that of the buffer memory 4d, the content of the buffer memory 4d is copied in the form of selecting unused sub-memory blocks 5m including blank areas not occupied by the writing object data (or the writing object data is written in the main memory block 5f in write-once manner).
書込対象データは、上記バッファメモリ４ｄと同一又はそれよりも小さいサイズとして該バッファメモリ４ｄに書き込んだ後、そのバッファメモリ４ｄの内容を、該書込対象データにより占有されていない空白領域も含め、未使用サブメモリブロック５ｍを選ぶ形でここに複写する（つまり、書込対象データを主メモリブロック５ｆに追記的に書き込む）。 - 特許庁 - The semiconductor memory device is equipped with; a memory cell block equipped with n (natural number) lines of global word line; a sub-word line which is corresponding to each global word line by m (natural number) lines; a word line driving circuit; and a control circuit.
ｎ(自然数)本のグローバルワードラインを備えるメモリセルブロック、グローバルワードラインのそれぞれにｍ(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える半導体メモリ装置である。 - 特許庁 - This signal recording and reproducing device 1 is equipped with a microcomputer 12 and a memory 17, and a series of data block is divided into pieces of element data, which are interleaved and stored in the memory 17.
本発明に係る信号記録再生装置１は、マイクロコンピュータ12及びメモリ17を具え、一連のデータブロックは複数の要素データに分けられ、これら複数の要素データは、インターリーブ処理が施されてメモリ17に格納される。 - 特許庁 - A current frame fed to the frame memory 105 and a preceding frame stored in a frame memory 106 are respectively fed via high pass filters to a block matching motion searching section 108, wherein a first motion vector is obtained.
フレームメモリ１０５に供給された現フレームと、フレームメモリ１０６に保存されている前フレームとはそれぞれハイパスフィルタを介して、ブロックマッチング動き探索部１０８に供給されて第１の動きベクトルが求められる。 - 特許庁 - After the completion of first programming starting from the first memory address of a nonvolatile memory array 220, a second address 208 from the last functioning as a protective register is set and made to correspond to the number of a protective block 210.
非揮発性メモリアレイ２２０の第１のメモリアドレスから始まる最初のプログラミングの完了後に、保護レジスタとして働く最後から２番目のアドレス２０８がセットされて、保護ブロック２１０の番号と対応する。 - 特許庁 - A memory array MA of the nonvolatile semiconductor memory 2 comprises: a data storage area storing data; a program storage area storing a program; and a table block storing an address conversion table of the program storage area.
不揮発性半導体メモリ２のメモリアレイＭＡは、データが格納されるデータ格納領域、プログラムが格納されるプログラム格納領域、およびプログラム格納領域のアドレス変換テーブルが格納されるテーブルブロックからなる。 - 特許庁 - The RAM 22 of the one memory block stores pixel values of pixels different from those of the other memory blocks to address locations in response to an integer part of coordinate conversion information at an interval of M pixels in the vertical direction and an interval of N pixels in the horizontal direction.
ＲＡＭ２２は、垂直方向にはＭ画素おきに、水平方向にはＮ画素おきに、他のメモリブロックとは異なる画素の画素値を座標変換情報の整数部に応じたアドレス位置に記憶する。 - 特許庁 - To perform expected data writing for a memory provided in an automobile electronic controller even when the size of writing data to be transferred from the outside is a half of the region size for memory rewriting (one-block size).
外部から転送される書き込みデータのサイズが、自動車用電子制御装置が備えるメモリの書き換え領域サイズ（１ブロックのサイズ）の半分であっても、メモリに対して所期のデータ書き込みを行えるようにする。 - 特許庁 - Then, the same row and column selection signals are inputted to the respective memory blocks, data are sequentially inputted and outputted for each memory block to be able to reduce the circuit scale of the row and column address pointers 1 and 2.
したがって、同一の行および列選択信号が各メモリブロックへ入力され、メモリブロックごとに順次データが入出力され、行および列アドレスポインタ１、２の回路規模を削減することが可能となる。 - 特許庁 - To provide a semiconductor integrated circuit device including a non-volatile memory with a well structure in consideration of the element alignment of memory cell array blocks and a driving voltage supply block, and to provide an electronic apparatus including the device.
メモリセルアレイブロックと駆動電圧供給ブロックとでの素子配列を考慮したウェル構造を有する不揮発性メモリを有する半導体集積回路装置及びこれを含む電子機器を提供すること。 - 特許庁 - At the time of rewriting data, a security release key in the memory region 12 also is erased by block erasure, the security release key is written again in the memory region 12 after write-in of update data to release restriction for read-out.
データ書き換え時にブロック消去によりメモリ領域１２のセキュリティ解除鍵も消去され、読み出し制限を解除するためには更新データを書き込み後、セキュリティ解除鍵を再びメモリ領域１２に書き込む。 - 特許庁 - A control part 10 obtains effective data holding time by using timers 12, 13, where an ambient temperature is added to elapsed time from the first writing of data to the first block of a flash memory 20 (the nonvolatile memory).
制御部１０は、タイマ１２，１３を用いて、フラッシュメモリ２０（不揮発性メモリ）の第１のブロックへのデータの最初の書き込みからの経過時間に周囲温度を加味した実効的なデータ保持時間を求める。 - 特許庁 - The phase change memory device is provided further with a plurality of discharge circuits discharging voltage of the local bit lines, and the discharge circuit is connected alternately to a corresponding local bit line at the upper end and the lower end of the memory cell block.
相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。 - 特許庁 - At the time of initializing a system such as the time of supplying a power source to the system, data of leading parts of pieces of music are read out from respective disks and the data are compressed in a data compressing circuit 41 to be stored in a leading part memory in a memory block 12.
システムへの電源投入時などのシステム初期化時、それぞれのディスクから曲の先頭部のデータを読み取り、データ圧縮回路４１によって圧縮して、メモリブロック１２中の先頭部メモリに蓄える。 - 特許庁 - A user program 100 is started, and even if the arrays 101A and 101B appear, a physical memory block (physical memory page) is not secured particularly for their array spaces 101A_1 to 101A_N and 101B_1 to 101B_M.
ユーザプログラム１００が起動され、配列１０１Ａ、１０１Ｂが現れても、その配列空間１０１Ａ_１〜１０１Ａ_Ｎ、１０１Ｂ_１〜１０１Ｂ_Ｍのために特に物理メモリブロック（物理メモリページ）が確保されることはない。 - 特許庁 - The decision results 13, 18 and 19 of the I/O pins of the DUT blocks A, B and D are stored into a data storage memory 4 and the decision results of the I/O pins of the DUT block B are stored into a logical variable storage memory 19.
そしてＤＵＴブロックＡ、Ｃ、ＤのＩ／Ｏピンの判定結果１３、１８、１９をデータ格納メモリ４に格納し、ＤＵＴブロックＢのＩ／Ｏピンの判定結果を論理変数格納メモリ９に格納する。 - 特許庁 - To reduce the area of a mask ROM, by providing a mechanism which can output both binary logical values from one memory cell, according to the address region and enabling one memory block to be shared in two address region.
１つのメモリセルからアドレス領域に応じて２値の両論理値が出力できる機構を設け、一つのメモリブロックが２つのアドレス領域で共有できるようにし、マスクＲＯＭの面積を低減すること。 - 特許庁 - Data from a memory block in which data can be transmitted most quickly out of the plurality of memory blocks is output initially, and they are output in serial in the fixed order synchronizing with the both edge of the clock.
上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。 - 特許庁 - To provide an accessing device for reducing a processing time for erasable block rewriting, and for forming a data storage format for realizing the life lengthening of a non-volatile memory on a semiconductor memory card.
消去可能ブロック書換のための処理時間の低減化を図り、また不揮発メモリについての高寿命化を実現するようなデータ格納フォーマットを半導体メモリカード上に形成するアクセス装置を提供する。 - 特許庁 - The circuit includes a plurality of sets of storage elements, each set of storage elements are capable of identifying at least one column of memory cells in any block of memory cells as being defective.
本回路は複数組の格納要素を有しており、格納要素からなる各組はメモリセルからなるいずれかのブロックにおけるメモリセルの少なくとも１つの列が欠陥性であることを識別することが可能である。 - 特許庁 - And the memory block optimization information generating part 34 arranges the symbols in mutually different memory blocks so that no conflict state is caused based on these pieces of information when the symbols at the conflict state are recognized.
そして、メモリブロック最適化情報生成部３４は、これらの情報に基にして、コンフリクト状態にあるシンボルを認識すると、コンフリクト状態が発生しないように、シンボルを互いに異なるメモリブロックに配置する。 - 特許庁 - The non volatile memory such as flash EEPROM system is segmented into a plurality of blocks and each block is segmented into more than one pages and disclosed.
フラッシュＥＥＰＲＯＭシステムのような不揮発性メモリシステムが複数のブロックに分割され、さらに、ブロックの各々が２以上のページに分割されて開示される。 - 特許庁 - The use mode of a redundant column for a memory block unit can be decided, while the number of program circuits can be reduced, and circuit occupied area is reduced.
メモリブロック単位での冗長カラム使用態様を決定することができるとともに、プログラム回路数を低減でき、回路占有面積が低減される。 - 特許庁 - In the semiconductor memory, write operation is performed as a bank A in the first block, read operation is performed as a bank B in the second to the fourth blocks.
半導体記憶装置は、第１ブロックがバンクＡとして書込み動作が行われ、第２〜４ブロックがバンクＢとして読出し動作が行われる。 - 特許庁 - Also, the memory is provided with a separate mode in which a read operation can be performed in a state in which boosting voltage of a selected word line is dropped for this block.
また、このブロックに対しては選択ワード線の昇圧電圧を下げた状態で読み出し動作を行うことができるモードを別途備えている。 - 特許庁 - Thus, the voltage Vneg is applied to all of the control gate, source, drain, and the substrate (well) of all memory cells in the unselected block 1 and are made to be of the same potential.
こうして、非選択ブロック１内の全メモリセルのコントロールゲート,ソース,ドレインおよび基板(ウェル)の総てに電圧Ｖnegを印加して同電位にする。 - 特許庁 - To disclose a method and device for making use of different error correction code algorithm to code and decode contents of a block in a nonvolatile memory.
不揮発性メモリ内ブロックのコンテンツを符号化および復号化するために、異なるエラー訂正コードアルゴリズムを利用するための方法および装置が開示される。 - 特許庁 - When it is the memory access call (S301: Yes), it is decided whether an address to be accessed accords with an address accessed by an execution block Bk or not (S303).
メモリアクセスコールである場合（Ｓ３０１：Ｙｅｓ）、アクセスするアドレスが、実行ブロックＢｋがアクセスしたアドレスと一致するか否かを判断する（Ｓ３０３）。 - 特許庁 - To provide a shading correction device, in which memory capacity for storing block correction values can be cut down and besides a degree of precision of shading correction can be improved.
ブロックの補正値を記憶するメモリ容量を削減すると共に、シェーディング補正の精度を向上できるシェーディング補正装置を提供する。 - 特許庁 - To provide a single-chip microcomputer which can improve the security of program codes in a flash memory and modify program codes of a block including a boot area.
フラッシュメモリ内のプログラムコードのセキュリティを一層向上させ、且つブート領域を内含するブロックのプログラムコードの変更が可能なシングルチップマイコンを提供する。 - 特許庁 - In this way, the NAND type flash memory 210 erases data in respective block areas storing user data except file management information.
これにより、ＮＡＮＤ型フラッシュメモリ２１０が、ファイル管理情報を除く、ユーザデータが格納されている各ブロック領域内のデータを消去する構成となっている。 - 特許庁 - At this time, in the case where a read error is generated and the reading is enabled by a retry operation, data of the block is retreated to a data memory part 10 beforehand.
その際、読み込みエラーが発生し、リトライ動作によって読み込み可能となった場合に、そのブロックのデータを、データ記憶部１０に予め待避させておく。 - 特許庁 - To provide a data processing method for flash memory and a storage device, for suppressing delay of data write time when data are copied and original block data are erased.
データコピー及び元ブロックデータ消去に伴うデータ書き込み時間の遅延を抑制できるフラッシュメモリのデータ処理方法及び記憶装置を提供する。 - 特許庁 - An inputted retrieval data (SK) 201 is compared with the contents stored in the register 22A, and as a result, a memory block 1-2 to be retrieved is assigned.
レンジコンパレータ２１が、入力した検索データ（ＳＫ）２０１をレジスタ２２Ａの保持内容と比較し、その結果、検索すべきメモリブロック１−２が指定される。 - 特許庁 - To reduce occupancy area of a redundancy circuit by making apparently a defective block nothing from a user system side and omitting the control, in a flash memory.
フラッシュメモリにおいて、ユーザシステム側からは見かけ上不良ブロックが存在せず、その管理を省略し、リダンダンシ回路の占有面積の低減を図る。 - 特許庁 - To securely prevent the life of a memory becoming shorter by deterring management data from being rewritten when a defective block caused by a fact concerned with a system is decided.
システム的な要因に起因する不良ブロックの判定に対しては、管理データの書き換えを阻止し、メモリの寿命が短くなることを確実に防止する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
