「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 37 38 39 40 41 42 43 44 45 46 47- The multi-port memory device has the data transmitting/receiving structure of the current sensor system and includes a data transmitting/receiving block for exchanging a data with the global data bus, wherein the global data bus is prevented from being in a saturated charged state at the time of discriminating the initial data, by terminating the global data bus so that it operates within a specific voltage level range.
電流センサ方式のデータ送受信構造を備えて、グローバルデータバスとの間でデータを交換するデータ送受信ブロックを備えるマルチ−ポートメモリ素子において、グローバルデータバスを特定の電圧レベル範囲で動作するようにターミネーションさせることによって、初期データの判別時、グローバルデータバスが飽和充電状態にないようにする。 - 特許庁 - A PCI card bus bridge (PCIC) 10a for personal computer(PC) (information equipment) is provided with a PCI bus interface block 11, first and second two card interface blocks 12 and 13 based on the PCMCIA standard and a conversion logic 14 for converting the data of a small-sized memory card specification to a PC card specification or vice versa.
パーソナルコンピュータ（情報機器）用のＰＣＩＣ（ＰＣＩカードバスブリッジ）１０ａには、ＰＣＩバスインターフェースブロツク１１と、それぞれＰＣＭＣＩＡ規格に準拠した第１及び第２の２つのカードインターフェースブロック１２、１３と、小型メモリカード仕様のデータをＰＣカード仕様に変換し又は逆に変換する変換ロジック１４とが設けられている。 - 特許庁 - The CPU 23 detects a DII and a DDB from the section data stored in the HDD 19, composes composite data stored in the DII with block data stored in the DDB on the basis of an identifier of the DDB to produce a generate program and updates the already existing control program stored in the memory 16 using the generated control program.
ＣＰＵ２３は、ＨＤＤ１９に記憶させたセクションのデータからＤＩＩ及びＤＤＢを検出し、ＤＩＩに格納された合成データとＤＤＢの識別子に基づいてＤＤＢに格納されたブロックデータを合成して制御プログラムを生成し、この生成した制御プログラムによってメモリ１６内に既存の制御プログラムを更新する。 - 特許庁 - This device is provided with a boosting circuit 12 boosting power source voltage 11 supplied to an IC, and a limiter circuit 13 having a function by which high voltage being an output of the boosting circuit is limited, binary voltage values are selected from the limiter circuit 13 depending on recording/erasing of data or evaluation of data, either of voltage values is outputted to a memory block 14.
ＩＣに供給される電源電圧１１を昇圧する昇圧回路１２、昇圧回路出力である高電圧を電圧制限する機能を持つリミッタ回路１３を備えており、データの記録／消去時または評価時によって、リミッタ回路１３から二値の電圧値を選択し、どちらか一方の電圧値をメモリブロック１４に出力する。 - 特許庁 - Coefficients for correcting the shift of the temperature detected by a thermistor 24 from the actual temperature of an LD 15, the shift of the temperature detected by a thermistor 25 from the actual temperature of a block 31, and the shift of the temperature detected by a thermistor 26 from the actual temperature of an etalon 17 are prestored in the temperature coefficient memory 48 for each detection temperature of the outer air temperature sensor 47.
温度係数メモリ４８には、サーミスタ２４の検知温度とＬＤ１５の実際の温度とのずれ、サーミスタ２５の検知温度とブロック３１の実際の温度とのずれ、およびサーミスタ２６の検知温度とエタロン１７の実際の温度とのずれをそれぞれ補正するための係数が、外気温センサ４７の検出温度ごとに、あらかじめ記憶させられている。 - 特許庁 - In the motion vector detection circuit, within reference image data DAT2 read out of a reference image data memory 3 in order to calculate a differential absolute value with present image data DAT1, an image block of 8 pixels×8 lines of an encode target and reference image data DAT3 of 10 pixels×10 lines containing its peripheral one pixel are stored in a neighboring reference image data buffer 10.
現在画像データＤＡＴ１との差分絶対値を算出するために参照画像データメモリ３から読み出した参照画像データＤＡＴ２の内で、符号化対象の８画素×８ラインの画像ブロックとその周囲１画素を含む１０画素×１０ラインの参照画像データＤＡＴ３を近傍参照画像データバッファ１０に格納しておく。 - 特許庁 - When a controller 3 of a semiconductor storage device 1 receives a grade designation signal to designate a grade from a setting device 11, the controller executes logical block allocation processing so that flash memory chips CP whose numbers correspond to a grade designated by the received grade designation signal can execute data writing processing and data readout processing in parallel.
この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁 - In the case of the code information indicating white pixels discriminated as pixels to be thickened and arrayed one line upper or lower a horizontal black pixel line, code information corresponding to a count value obtained from the main scanning counting part 45 is substituted for a part of the code information and corresponding correction data are read out from the memory block 42 by using the substituted code information as an address and outputted.
この際、太線化の対象画素と判別され、且つ当該画素が水平線分黒画素の１ライン上又は下の白画素であることを示すコード情報の場合、該コード情報の一部を、主走査カウント部４５からのカウント値に応じたコード情報に置き換えて、これをアドレスとしてメモリブロック４２から該当する補正データを読み出して出力する。 - 特許庁 - A portable telephone set is provided with: an NAND type EEPROM 201; a memory controller 301 for reading data from an EEPROM 201; an ECC circuit 302 for performing error correction processing to the read data; and a rewrite processing part 100a for rewriting all data in a physical block 201a to which the error correction has been performed by the ECC circuit 302 to normal data.
携帯電話機は、ＮＡＮＤ型のＥＥＰＲＯＭ２０１と、ＥＥＰＲＯＭ２０１からデータの読み出すメモリコントローラ３０１と、読み出したデータに対してエラー訂正処理を行うＥＣＣ回路３０２と、ＥＣＣ回路３０２によりエラー訂正がなされた物理ブロック２０１ａ内の全データを正常なデータに書き換える書換え処理部１００ａとを備えている。 - 特許庁 - This semiconductor device 1 is provided with an error check necessity determining means 4, and is configured to determine the necessity of error check on the basis of notification from an error check necessity notifying means 6 provided in a block 2 where the power is not disconnected, and to perform error check of data loaded from an external memory means when an error check executing means 5 is booted according to the determination.
本発明による半導体装置１は、エラーチェック要否判定手段４を備え、電源が遮断されないブロック２に設けられたエラーチェック要否通知手段６からの通知に基づいてエラーチェックの要否を判定し、その判定に従ってエラーチェック実行手段５がブート時に外部メモリ手段からロードされるデータに対してエラーチェックを行う構成にした。 - 特許庁 - To provide a nonvolatile semiconductor memory having proper cell operation characteristics, by suppressing impairment of film quality resulting from a post-heating process, when a rare earth oxide, a rare earth nitride or a rare earth oxinitride containing a rare earth element is employed as an inter-electrode insulating film or a block insulating film, thereby avoiding crystallization or deterioration in the permittivity.
本発明の課題は、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜やブロック絶縁膜として用いる場合、後熱工程に起因する膜質劣化を抑制し結晶化や誘電率低下を回避して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。 - 特許庁 - A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.
バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁 - In an ASIC which incorporates a MAC 1 as a network interface and a DMA controller 5 and has a function for accessing a memory 10 shared with a system through the DMA controller 5, a function is included which extracts a source address in the frame if the received frame is a status request frame, or outputs a request signal to a corresponding circuit block if a hardware reply is required.
ネットワークインターフェースとしてＭＡ１とＤＭＡコントローラ５を内蔵し、ＤＭＡコントローラ５を介しシステム共有のメモリ１０にアクセスする機能を有するＡＳＩＣにおいて、受け取ったフレームがステータス要求であった場合にフレーム内の送信元アドレスを抽出し、ハードウェア応答が必要な場合には該当回路ブロックに要求信号を出力する機能を有する。 - 特許庁 - The file system using the flash memory 2000 includes a circuit for storing the updated data corresponding to a data rewrite instruction in the bank 2300 for updated data, a circuit for selecting the latest updated data for each block among pieces of the updated data stored in the bank 2300 for updated data when a free area disappears in the bank 2300 for updated data and a processing circuit for processing the latest updated data.
フラッシュメモリ２０００を用いたファイルシステムは、データ書換命令に対応する更新データを更新データ用バンク２３００に格納する回路と、更新データ用バンク２３００に空きがなくなると、更新データ用バンク２３００に格納された更新データの中から各ブロックに対する最新の更新データを選択する回路と、最新の更新データを処理する処理回路とを含む。 - 特許庁 - In the case that the write data from a host are stored in the write buffer area 221 of the buffer memory 22, a CPU 25 judges whether or not the address on the disk medium 11 overlaps as for the write data and the read cache data already stored per a segment unit in a read buffer area 222 corresponding to a pertinent segment management block on a buffer management table 270 for each segment unit.
ＣＰＵ２５は、ホストからのライトデータがバッファメモリ２２のライトバッファ領域２２１に格納された場合、そのライトデータと、リードバッファ領域２２２にセグメント単位で既に格納されているリードキャッシュデータとの間にディスク媒体１１上でのアドレスの重なりがあるか否かを、当該セグメント単位で、バッファ管理テーブル２７０上の該当するセグメント管理ブロックに従って判定する。 - 特許庁 - After the lapse of a predetermined period from a final transfer date 24 of telephone directory data from the mobile phone 2, when it is detected that the present vehicle enters the weak field strength road block, a control section 116 starts transferring the telephone directory data from the mobile phone 2 and updates contents of a telephone directory database 23 of a memory 117 with the transferred telephone directory data.
移動電話機２からの電話帳データの最終転送日時２４より所定期間が経過しているときに、ナビゲーション装置１１４が算出した現在位置より、自車の弱電界道路区間への進入が検知されたならば、制御部１１６は、移動電話機２からの電話帳データの転送を開始し、転送した電話帳データでメモリ１１７の電話帳データベース２３の内容を更新する。 - 特許庁 - In the NAND flash memory device which includes a number of cell blocks including many cell strings, and a number of X decoders constituted of many high voltage transistors to apply predetermined voltages to word lines in the cell block, when an erasing operation is performed to erase one of the cell blocks, leakage prevention voltages are applied to the wells of the high voltage transistors in many X decoders.
多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する。 - 特許庁 - Prior to batch erasion, first voltage is applied to control gates 18 of all memory cells in a block to be erased, second voltage having polarity being reverse of the first voltage is applied to a second well, third voltage having the same polarity as the first voltage is applied to the first well, and write-in prior to erasion is performed by injecting electrons to a floating gate 16 by Fowler-Nordheim tunnel phenomenon.
一括消去に先立って、消去すべきブロック内におけるすべてのメモリセルの制御ゲート１８に第１の電圧を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧を印加し、第１のウェルには第１の電圧と同じ極性の第３の電圧を印加して、ファウラーノーデハイムトンネル現象により浮遊ゲート１６に電子を注入することで消去前書き込みを行う。 - 特許庁 - A readout transistor 10 which reads data out by detecting the deviation of the polarization of the ferroelectric film of a selected ferroelectric capacitor 30 is connected to one end of a series circuit constituted by connecting multiple ferroelectric capacitors 30 successively in a bit-line direction and a memory cell block is composed of multiple ferroelectric capacitors 30, selection transistors 20, and one readout transistor 10.
複数個の強誘電体キャパシタ３０がビット線方向に連続に接続されてなる直列回路の一端には、選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタ１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されている。 - 特許庁 - A restorable RAM block comprises plural segment of a RAM memory cell being restorable respectively, a state machine generating restoring data for restoring one or plural defective segments, a scan address machine generating data discriminating one or plural defective segments, and a mapping circuit mapping restored data generated by a state machine to one or plural defective segments discriminated by the scan address machine.
本発明は、それぞれ修復可能なＲＡＭメモリセルの複数のセグメントと、1つまたは複数の欠陥セグメントを修復するための修復データを生成する状態機械と、１つまたは複数の欠陥セグメントを識別するデータを生成するスキャンアドレスマシンと、スキャンアドレスマシンにより識別された１つまたは複数の欠陥セグメントに状態機械により生成された修復データをマップするマッピング回路と、を含む修復可能なＲＡＭブロックを提供する。 - 特許庁
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