「memory block」を含む例文一覧(2320)
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２値化した画像データの認識処理を行う画像認識処理装置２０であって、前記２値化した画像データを格納するメモリ２３と、画像データを複数画素から成る画素ブロックに分割し、前記複数画素の累積画素値によって前記画素ブロックを２値化して前記メモリに格納する第一の２値化手段２２と、を有する。 - 特許庁 - Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.
ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁 - According to the present invention, behaviors of objects such as a person, a bicycle, a motorcycle or an automobile are accurately obtained since the memory unit is protected against environmental change when the accident occurs, by a drive recorder system for storing the memory unit in a container equipped with a heat insulation part and a cushion part to block an influence from change of surrounding environment.
本発明では、周囲環境の変化からの影響を遮断するための断熱部及びクッション部を具備する容器に記憶装置を収容するドライブレコーダシステムによって、事故が起こった際の環境変化に対抗し、記憶装置を保護できるので、人、自転車、自動二輪車（オートバイ）又は自動車などの対象物の挙動を的確に把握できる。 - 特許庁 - The flash memory system comprises a zone composed of a plurality of blocks inside the flash memory; an allocation managing function for managing the relationship with the logic block address space of a host system allocated to the zone; an access control function for controlling accesses to the zone; and a zone forming function for forming the zone in such a way that the plurality of blocks belonging to the zone exist.
フラッシュメモリ内の複数ブロックで構成されたゾーンと、該ゾーンに割当てられるホストシステム側の論理ブロックアドレス空間との関係を管理する割当管理機能と、前記ゾーンに対するアクセスを制御するアクセス制御機能と、複数の前記ゾーンに属するブロックが存在するように前記ゾーンを構成するゾーン構成機能を備える。 - 特許庁 - The control block 6 is constructed by a memory unit 1 which memorizes plural signals which are prescribed in advance and receiving part 2 which receives signal order S from outside and computing unit 3 which outputs light control signal for the reproduction of the scene to lighting device 4, here, the light control signal is memorized in the memory unit basing on the signal order received.
制御ブロック６は、予め設定した１つ以上のシーンを記憶する記憶装置１と、外部からの信号命令Ｓを受信する受信部２と、受信した信号命令Ｓに基づいて記憶装置１に記憶したシーンを再生する為の調光信号を、点灯装置４に出力する演算部３とから構成される。 - 特許庁 - A real time OS 12 for controlling an interruption handler 10 for processing an interruption and an exception handier 11 for processing an exception generated in a CPU and further for controlling tasks 14 of plural users describing the required processing is provided with a memory release position managing mechanism 13 and manages the memory block released by the task 14.
割り込みを処理する割り込みハンドラ１０と、ＣＰＵ内で発生する例外を処理する例外ハンドラ１１を制御し、さらに、必要な処理が記述された複数のユーザのタスク１４を制御するリアルタイムＯＳ１２には、メモリ解放位置管理機構１３が設けられており、タスク１４によって解放されたメモリブロックを管理する。 - 特許庁 - An automatic erasure sequence control circuit 254 in an automatic erasure sequencer 208 for controlling an erasure operation of a memory block of the nonvolatile semiconductor memory controls a prior-to-erase write control circuit 256 and an erase/erase verification control circuit 257 at the time of an erase operation and sets a status that automatic erase is now being performed in a status register 207.
不揮発性半導体メモリのメモリブロックの消去動作を制御する自動消去シーケンサ２０８内の自動消去シーケンス制御回路２５４は、消去動作時には消去前書き込み制御回路２５６および消去／消去ベリファイ制御回路２５７を制御するとともに、自動消去実行中であることをステータスレジスタ２０７に設定する。 - 特許庁 - Therefore, when performing data access to dispersed addresses at random, the external bus access request is directly issued to the external memory interface 3, and when performing a block transfer of data or a page swap requested by a virtual storage management mechanism, an efficient access to the external memory 50 is possible by issuing the DMA transfer request to the DMA 4.
従って、離散したアドレスにランダムにデータアクセスを行う場合などは直接外部メモリインタフェース３に外部バスアクセス要求を発行し、データのブロック転送や仮想記憶管理機構が要求するページスワップなどを行う場合にはＤＭＡＣ４にＤＭＡ転送要求を発行することで、外部メモリ５０への効率的なアクセスが可能となる。 - 特許庁 - An access arbitration part 5 reads out an order number expected by an area of an access object and a waiting matrix identifier of the area of the access object from a block property memory 3 every time when receiving a request 53 of memory access, and executes its request 53 when the order number recorded in its request 53 coincides with an expecting order number.
アクセス調停部５は、メモリアクセスのリクエスト５３を受信する度に、アクセス対象の領域が期待する順序番号とアクセス対象の領域の待ち行列識別子をブロックプロパティメモリ３から読み出し、そのリクエスト５３に記載された順序番号と期待する順序番号が一致していれば、そのリクエスト５３を実行する。 - 特許庁 - This device is provided with predecoders (3A, 3B) predecoding an applied address signal, address latch circuits (4A, 4B) latching respectively output signals of these predecoders, and decode circuit (5A, 5B) decoding respective output signals of the address latch circuits and performing memory cell selection operation in a corresponding memory block (MBA, MBB).
メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。 - 特許庁 - This storage device constituted of a main recording medium (hard disk drive or the like), and the nonvolatile memory (flash memory or the like) used as the cache of the main recording medium, is provided with a block control part for dividing a cache area into a fixed area and a nonfixed area depending on fixation of the data and for changing dynamically blocks allocated to the respective areas.
主記録媒体（ハードディスクドライブ等）、及び主記録媒体のキャッシュとして使われる不揮発性メモリ（フラッシュメモリなど）より構成される保存装置において、キャッシュ領域をデータの固定如何によって固定領域及び非固定領域に分け、これら各領域に割当てるブロックを動的に変更する、ブロック管理部を備える。 - 特許庁 - To provide a terminal capable of preventing concentration of rewrite on a specified area on a NAND type flash memory, distributing rewrite frequency to the entire NAND type flash memory, reducing rewrite frequency of a block to the utmost when the rewrite is generated and enhancing processing speed regarding data rewrite of a product.
ＮＡＮＤ型フラッシュメモリ上の特定の領域に書換えが集中するのを防ぎ、ＮＡＮＤ型フラッシュメモリ全体に書換え頻度を分散させることができ、また書換えが発生した際には、ブロックの書換え回数を極力減少させ、製品のデータ書換えに関する処理速度を向上できる端末装置を提供すること。 - 特許庁 - The non-contact IC medium comprises a change means whose state is changed with environmental changes, a storage means for storing information, and a direct writing means connected to the change means and a part of memory blocks of the storage means and directly writing information in the memory block when the change means is changed into a predetermined state.
非接触ＩＣ媒体に、環境変化によって状態が変化する変化手段と、情報を記憶している記憶手段と、前記記憶手段の一部のメモリブロックと前記変化手段とに接続され、前記変化手段が所定の状態に変化していれば前記メモリブロックに情報を直接書き込む直接書込手段とを備えた。 - 特許庁 - When it is in a burst mode, an address decoder 50 outputs internal address signals AN and ANB and block coding signals ANI-I and ANO-I, the data of plural memory cells connected to a same word lines W/L of memory cell blocks 61 to 64 are simultaneously read and a multiplexer 100, which is controlled by a decoding signal COS from a counter 40, successively outputs the data to the external.
バーストモード時には、アドレスデコーダ５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することにより、メモリセルブロック６１〜６４の同じワードラインＷ／Ｌに接続する複数のメモリセルのデータが同時にリードされ、カウンタ４０からのデコーディング信号ＣＯＳにより制御されるマルチプレクサー１００により順次外部に出力される。 - 特許庁 - This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.
複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁 - An address predecoding circuit 4 and a control signal generating circuit 6 are provided with a program circuit, so as to lower the power consumption by activating only an irreducible memory block 2 for use, wherein page length is not necessary and activate a desired number of memory blocks for use in which page length is required.
ページ長を必要としない用途に適用される場合には、最小限のメモリブロック（２）のみ活性化することで低消費電力化を図り、ページ長を必要とされる用途に適用される場合には、それに応じて所望の個数のメモリブロック（２）を活性化するようアドレスプリデコーダ回路（４）および制御信号発生回路（６）にプログラム回路を設ける。 - 特許庁 - A first memory cell block 10a connected to one side of an input terminal of a sense amplifier SA0 through a main bit line MBL0 is composed of four memory cells Ma0-Ma3 which are connected in series to each other and connected respectively to word lines TWL0-TWL3, and a dummy cell DMa0 connected to a dummy word line TDWL0.
センスアンプＳＡ０の一方の入力端子と主ビット線ＭＢＬ０を介して接続される第１のメモリセルブロック１０ａは、それぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３と、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭａ０とから構成される。 - 特許庁 - When compression data subsequent to a desired sector are specified as compression data to be recorded on the recording memory 80, a sector including the head position of a block is detected first from among the compression data subsequent to the specified sector on the basis of a head position of the specified sector, and then the compression data subsequent to the detected sector are recorded on the recording memory 80.
記録メモリ８０に記録する記録対象の圧縮データとして、所望のセクタ以降の圧縮データが指定されると、指定されたセクタ以降の圧縮データの中から、指定されたセクタの先頭位置を基準として、最初にブロックの先頭位置を含むセクタを検出し、検出されたセクタ以降の圧縮データを記録メモリ８０に記録する。 - 特許庁 - To obtain a resolving means which is less in the problem of cost and operation as compared to a memory chip, etc., embedded in a server or a paper document on a network in the case when it is necessary to permit duplication for an original formed with a duplication preventive tint block, etc.
複写防止地紋等が形成されている原稿に対して複製を許可する必要がある場合、ネットワーク上のサーバや紙文書に埋め込んだメモリチップ等に比べ、コスト面/運用面の問題が少ない解決手段を与える。 - 特許庁 - A line comparison part 103 inputs line data in the order of a block under consideration, and compares the line under consideration with the previously input line, and stores a flag showing matching/mismatching in a buffer memory 108 as identification information, and outputs it to an integration part 104.
ライン比較部１０３は、着目ブロックから順にラインデータを入力し、着目ラインと直前に入力したラインとを比較し、一致、不一致を示すフラグを識別情報としてバッファメモリ１０８に格納し、統合部１０４に出力する。 - 特許庁 - The pictures of moving image data are extracted from a moving image memory 104 one by one and a change degree value D between a feature vector IV thereof and a feature vector RV of a reference picture is compared with a scheduled threshold TK0 by a feature block determining part 102.
動画像データが動画像メモリ１０４から１画面ずつ順次取り出され、その特徴ベクトルＩＶと参照画面の特徴ベクトルＲＶとの変化度値Ｄが、特徴区間決定部１０２で予定の閾値ＴＫ0 と比較される。 - 特許庁 - This method for outputting a serial output encoder signal has an external memory (6) connected to a communication block (3) with a plurality of communication formats (6a), and performing serial communication (2) by using a communication format (6a) in response to a request from the outside.
本発明によるシリアル出力エンコーダ信号の出力方法は、通信ブロック(3)に接続された外部メモリ(6)に複数の通信フォーマット(6a)を内蔵させ、外部からの要求による通信フォーマット(6a)を用いてシリアル通信(2)を行う方法である。 - 特許庁 - When the OS executes its own program by a system call from the application program to access the memory, address comparison is performed only in an address tag area 12 for OS management, and a cache block area 13 for OS management is accessed in the case of hit.
アプリケーションプログラムからのシステムコールによってＯＳが自身のプログラムを実行し、メモリアクセスする時にも同様にＯＳ管理用アドレスタグ領域１２でのみアドレス比較され、ヒットしていればＯＳ管理用キャッシュブロック領域１３へアクセスする。 - 特許庁 - To provide a memory cell, a storage circuit block, a data write method and data read method in which production yield is high, cost is low, reliability is high, and the chip area can be reduced by reducing the number of metal wiring layers.
本発明の目的は、金属配線層の数を減らし、製造歩留まりが高く、コストが安く、信頼性が高く、チップ面積の縮小を可能とするメモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法を提供することにある。 - 特許庁 - The controller 100 activates simultaneously all block selecting signal generators in a bit line setup section and a recovery section of a program cycle, and sets respectively word lines of all memory blocks to arbitrary voltage (e.g. ground voltage, power source voltage, or intermediate voltage).
コントローラはプログラムサイクルのビットラインセットアップ及びリカバリ区間で、全てのブロック選択信号発生器を同時に活性化させ、全てのメモリブロックのワードラインを任意の電圧（例えば、接地電圧、電源電圧、又は中間電圧）に各々設定する。 - 特許庁 - In the block data partial update device 1, a Read DMA 13 stores CRC of original data read from a cache memory 11 to an original data CRC storage part 15, and stores CRC of update data to an update data CRC storage part 17.
ブロックデータの部分更新装置１のＲｅａｄ ＤＭＡ１３が、キャッシュメモリ１１から読み込んだ元データのＣＲＣを元データＣＲＣ格納部１５に格納し、更新データのＣＲＣを更新データＣＲＣ格納部１７に格納する。 - 特許庁 - To shorten a test time when blocks to be erased selected over a plurality of banks are serially selected by a block unit and data are erased in a flash memory in which write/erasure operations and read operation are simultaneously performed.
書き込み／消去動作と読み出し動作を同時実行可能なフラッシュメモリにおいて、複数のバンクにわたって選択された消去対象選択ブロックをブロック単位でシリアルに選択してデータ消去を行う際、テスト時間の短縮化を図る。 - 特許庁 - A control program 12a of a CPU 11 collects descriptors 31 required to control data 32 and DMA processing of the data 32, sets the descriptors as an information block 30 on a memory 12 (step 201) and starts a DMA controller 13 (step 202).
ＣＰＵ１１の制御プログラム１２ａは、データ３２およびデータ３２のＤＭＡ処理の制御に必要なディスクリプタ３１をまとめて情報ブロック３０としてメモリ１２上に設定して（ステップ２０１）、ＤＭＡコントローラ１３を起動する（ステップ２０２）。 - 特許庁 - The memory system includes annular signal lines 1200 to 1206 taking the transmitting part of the control block 1100 as a starting point and the receiving part as an end point, and signal lines connecting the annular signal lines 1200 to 1206 and the memories 1102 to 1108.
メモリシステムは、制御ブロック１１００の送信部を始点とし、受信部を終点とする環状の信号線１２００〜１２０６と、環状の信号線１２００〜１２０６とメモリ１１０２〜１１０８とを接続する信号線とをさらに含む。 - 特許庁 - Even when data reception by a data reception request is completed, a changeover control means 210 restarts a connection with a function block with a low priority after storing data in a data storage memory 230 through a shared data bus without changeover connections.
データ受信要求によるデータの受信が完了しても、切り替え制御手段２１０は接続を切り替えることなく共用データバースを通してデータをデータ蓄積メモリ２３０に蓄積した後、優先度の低い機能ブロックとの接続を再開する。 - 特許庁 - Compression data obtained by compressing encoded data obtained by encoding original data on the executable operation program or the like by a block sorting method, by the same reversible compression method as the existing compression/extension circuit 17, are previously stored in a flash memory 11.
実行可能な動作プログラムなどの元データをブロックソーティング法で符号化して得た符号化データを既存の圧縮伸張回路１７と同じ可逆圧縮方式で圧縮して得た圧縮データをフラッシュメモリ１１に予め保存しておく。 - 特許庁 - In the case that the number of blocks satisfying a relation of the difference absolute sum greater than the threshold block is a half or over of the number of total blocks, a new background image output unit 206 outputs the picked-up image as a new background image to a background image memory 100.
差分絶対和＞閾値ブロックであるブロックの数が総ブロック数の半数以上である場合、新背景画像出力器２０６は新背景画像として撮像画像を出力すると共に、背景画像メモリ１００に出力する。 - 特許庁 - Pixel data in respective block areas BR set so as to laterally and longitudinally divide a source image 30 are stored in memory areas of the same row address in a DRAM type pixel data storage means (pixel data storage unit).
ソース画像３０を横方向及び縦方向に分割するように設定された各ブロック領域ＢＲ内の画素の画素データをＤＲＡＭ型の画素データ記憶手段（画素データ記憶部）の同一ロウアドレスのメモリ領域上に並べて書き込んで記憶させる。 - 特許庁 - A piston projected amount hi representing the amount of projection of the tip part of each piston from the upper end surface of a cylinder block at the top dead center of each piston is measured for each cylinder when the engine is assembled, and the measured values are stored in a nonvolatile cylinder piston projected amount memory.
エンジンの組付時、各ピストンの上死点においてその頂部がシリンダブロックの上端面から突き出す量を示す「ピストン突き出し量ｈｉ」を各気筒毎に計測してこれを不揮発性の気筒別ピストン突き出し量メモリに格納する。 - 特許庁 - To provide a cache memory controller capable of performing invalidation processing, copy-back processing of only a data block in an area specified by a single request from a CPU, reducing processing time required for invalidation and copy-back and enhancing use efficiency.
ＣＰＵからの１回の要求により指定した領域内のデータブロックのみをインバリデート処理、コピーバック処理することができ、インバリデートやコピーバックに要する処理時間を削減し、使用効率を高めることができるキャッシュメモリ制御装置を得る。 - 特許庁 - A Bs value calculating section 63 forcibly sets a Bs value in the target edge of the current block at "0" without reading a motion vector in response to the inactive memory access enable signal and the inactive copy enable signal from the access determination section 57.
Ｂｓ値演算回路６３は、アクセス判定部５７からの非アクティブのメモリアクセスイネーブル信号及び非アクティブのコピーイネーブル信号に応じて、動きベクトルを読み出すことなくカレントブロックの対象エッジにおけるＢｓ値を強制的に「０」に設定する。 - 特許庁 - A data storage block 2 is secured in the blocks of a flash memory 12, data to be held even at the time of power source off are stored, erasing processing is separated and only write processing of data is performed by a system of rotation using the plural data storage blocks 2 at the time of reloading the data.
フラッシュメモリ１２のブロックにデータ格納ブロック２を確保し、電源断時も保持するデータを格納し、消去処理を別にして、データの書き換え時は複数のデータ格納ブロック２をローテーションで使用しデータの書込処理のみを行う。 - 特許庁 - A scene characteristics information storage section 204 generates scene characteristics information including a block, a key frame, importance and a picture characteristics quantity of the key frame as to each scene designated by the scene designation section 202 and stores the information to a memory in cross-reference with the moving picture.
シーン特徴情報蓄積部２０４は、シーン指定部２０２で指定された各シーンについて、その区間、キーフレーム、重要度、キーフレームの画像特徴量を含むシーン特徴情報を生成し、これを動画像に関連づけてメモリに格納する。 - 特許庁 - As the infrastructure facilities of a parking lot, a control station center 40 provided with a memory 76 and slave stations 44a-44f for reception connected to the control station center 40 and installed for each prescribed block inside the parking lot or at every prescribed interval are included.
駐車場のインフラ施設として、メモリ７６を備える制御局センタ４０と、制御局センタ４０に接続し、駐車場内の所定ブロックごと、あるいは、所定間隔ごとに設置される受信用子局４４ａ〜４４ｆとを備える。 - 特許庁 - To provide a computer system capable of securing more UMB(upper memory block) area in an UMB and avoiding a situation in which system operation becomes impossible due to UMB shortage, and to provide a storage area securing method used in the computer system.
ＵＭＡ内のＵＭＢ領域をより多く確保することができ、ＵＭＢ不足によってシステム動作が不可能になるという事態を回避することができるコンピュータシステム及びコンピュータシステムに用いられる記憶領域確保方法を提供する。 - 特許庁 - When the user data related to the first write command received through the external interface unit 10 is recorded onto the flash memory 18, the block managing unit 12 updates the management information so as to indicate that the parity data corresponding to the user data is invalid.
ブロック管理部１２は、外部インターフェイス部１０を介して受信した第１のライトコマンドに関連するユーザデータがフラッシュメモリ１８に記録される際に、当該ユーザデータに対応するパリティデータが無効であることを示すように管理情報を更新する。 - 特許庁 - When the emergent access request is a write request, data to be accessed for the emergent access request are written in a corresponding position of a data memory if the data to be accessed belong to an address space of a cache block corresponding to the interrupted data transfer.
緊急アクセス要求が書き込み要求の場合、該緊急アクセス要求のアクセス対象データが、中断されたデータ転送に対応するキャッシュブロックのアドレス空間に属するならば、データメモリ１８上の対応する場所にこのデータを書き込む。 - 特許庁 - Thus, since the data of the error correction block are first buffered for the unit of two rows and interleaved while putting four bytes together in place of interleaving for the unit of one byte, and interleaving speed can be accelerated and a memory required for interleaving can be economized.
本発明によれば、エラー訂正ブロックのデータをまず二行ずつバッファリングし１バイト単位のインターリービングの代りに、４バイトを合わせてインターリービングすることによりインターリービング速度をアップさせ、インターリービングに必要なメモリを節約できる。 - 特許庁 - The circuits and processing techniques of various original supporting sub-systems for operating a system including memory address specification, data conversion using a common processing block, time synchronization, asynchronous buffering, the storage of video information and a parallel Huffman decoder, etc., are presented.
メモリアドレス指定、共通処理ブロックを用いたデータ変換、時間同期、非同期バッファリング、ビデオ情報の記憶、並列ハフマンデコーダ、等を含むシステムを実動化するために種々の独特が支援サブ・システムの回路及び処理技術が開示されている。 - 特許庁 - The selection control circuit 16 activates selectively a specific memory cell transistor 1 in accordance with block selection information BS inputted from the level shift circuit 13 and line selecting signals LW1-LW8, LS1-LS4 inputted from a potential switching circuit 14.
選択制御回路１６は、レベルシフト回路１３より入力されるブロック選択情報ＢＳと電位切換回路１４より入力されるライン選択信号ＬＷ_1〜ＬＷ_8、ＬＳ_1〜ＬＳ_4に応じて特定のメモリセルトランジスタ１を選択的に活性化する。 - 特許庁 - A transfer function 41, when receiving a vendor command sent from a host 20, acquires modified firmware and an interrupt vector included in the vendor command and writes them into a predetermined area in a central management block 44 of a flash memory 3.
転送機能４１は、ホスト２０側から送られてくるベンダーコマンドを受信すると、当該ベンダーコマンド含まれる修正用ファームウェア及び割り込みベクタを取得し、それらをフラッシュメモリ３の集中管理ブロック４４の中の所定の領域に書き込む。 - 特許庁 - Thus, the necessity of changing the operation timing of a main amplifier MAMP and the relieving storage element SC according to the position of a memory block is eliminated, and the number of elements necessary for connection to the relieving storage element SC is limited to a minimum.
これにより、メモリブロックの位置に応じてメインアンプＭＡＭＰと救済用記憶素子ＳＣの動作タイミングを変更する必要がなくなるとともに、救済用記憶素子ＳＣに接続するために必要な素子数を最小限とすることができる。 - 特許庁 - The imaging apparatus includes an encoding processing means 6c that applies DCT processing to the data in the memory 3 in the unit of the image blocks and records the result, and applies encoding processing to the data with zigzag scanning in a reverse direction to that of a conventional zigzag scanning of pixel data in each image block.
メモリ３のデータを画像ブロック単位でＤＣＴ変換して記録するが、この時に画像ブロック内の画素データのジグザグスキャン方向を従来とは逆方向にジグザグスキャンして符号化処理する符号化処理手段６ｃとを備える。 - 特許庁 - Also, the self-test circuit instructs operation start to the discharge circuit in response to the instruction of operation start to the cutoff circuit in a test for holding data of the memory block, and instructs operation stop to the discharge circuit in response to the instruction of operation stop to the cutoff circuit.
更に、自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。 - 特許庁 - When a memory stick 125 is mounted as the storage device 120, the power control part 112 performs power supply only to a block required for communication with the host computer 150, to attain power saving.
ストレージデバイス１２０としてメモリースティック１２５が装着されたときには、この装着が検出され電源制御部１１２は、メモリースティック制御部１０５と、ホスト１５０との通信に必要なブロックに対してのみ電源供給をおこない、省電力化を図る。 - 特許庁
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