「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 37 38 39 40 41 42 43 44 45 46 47 次へ＞- When bit block transfer is set disabled, input pixel data is written to the memory according to the addresses generated by the address generation circuit 220 in correspondence to the rectangular area for input pixel data transfer.
ビットブロック転送がディセーブルに設定されたとき、入力画素データ転送用の矩形領域に対応してアドレス生成回路２２０が生成したアドレスに基づきメモリに入力画素データを書き込む制御を行う。 - 特許庁 - To provide an interface circuit, a memory system, and an access control method without need of considering execution timing of a refresh operation in performing continuous access to the same block of a storage device whose refresh is necessary.
リフレッシュが必要な記憶装置の同一ブロックに対して連続アクセスを行う際、リフレッシュ動作の実行タイミングを考慮する必要のない、インターフェース回路、メモリシステム、およびアクセス制御方法を提供すること。 - 特許庁 - To prevent access for a defective block without performing complex file control and to output successively data succeeding to data corresponding to a specified address by only toggle operation of read-enable, in a NAND type flash memory.
ＮＡＮＤ型フラッシュメモリにおいて、複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避し、リードイネーブルのトグル動作だけで、指定アドレスに対応するデータ以降のデータを順次出力させること。 - 特許庁 - When the increase of a memory capacity is requested, RAMs 24a and 25a which are second memories to be arranged on a side opposite to the block 1 with respect to the array 4a to cope with the request easily.
メモリ容量の増大の要求があった場合、配列４ａに対してブロック１と反対側に配置される第２のメモリたるＲＡＭ２４ａ，２５ａを追加して、当該要求に対して容易に応えることができる。 - 特許庁 - A physical address calculated by a physical address calculation part 113 from a block number of a file is registered in a page table 500 in association with a virtual address acquired by a memory area acquisition part 114.
物理アドレス算出部１１３によってファイルのブロック番号から算出された物理アドレスは、メモリ領域取得部１１４により取得された仮想アドレスと対応付けてページテーブル５００に登録される。 - 特許庁 - A fail bit counter and a latch block counts the number of fail bits for data bits stored in a memory cell of a row selected in accordance with the fail flag signal, and stores a fail code indicating the number of fail bits being counted.
フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを貯蔵する。 - 特許庁 - A flash memory (R) has control data-storing blocks A, B for storing the control data, and a CPU decides the control data-storing block storing the control data from the control data-storing blocks A, B.
フラッシュメモリ（登録商標）は、制御データを記憶するための制御データ記憶用ブロックＡ，Ｂを有し、ＣＰＵが、制御データ記憶用ブロックＡ，Ｂの中から制御データを記憶する制御データ記憶用ブロックを判定する。 - 特許庁 - An axis rotation controlling part 2500b reads out axis rotation data housed in a memory means 2510b to rotate each background block disposed in the three-dimensional space based on the axis rotation data read out.
軸回転制御部２５００ｂは、記憶手段２５１０ｂに格納されている軸回転データを読み出し、読み出した軸回転データに基づいて仮想三次元空間内に配置された各背景ブロックを回転させる。 - 特許庁 - A data block obtained by correlating each data obtained by dividing compressed encoded data with a flag indicating whether the data contain a line boundary is stored in a sprite pattern memory without any space.
上記圧縮符号化データを分割して得られる各データとそのデータにライン境界が含まれているか否かを示すフラグとを対応付けて得られるデータブロックを隙間を空けることなくスプライトパターンメモリに格納する。 - 特許庁 - By changing the number of bits (data compression rate) for distributing the first and second test data TWD 1 and 2, a data compression test to the parity memory block PMB can be carried out without increasing the number of test terminals.
第１および第２試験データＴＷＤ１−２を分配するビット数（データの圧縮率）を変えることで、試験端子の数を増やすことなく、パリティメモリブロックＰＭＢに対するデータ圧縮試験を実施できる。 - 特許庁 - Upon receiving that command 111, the command control section 120 in a carriage side control section 102 generates an access signal 122 including an address for reading out information being specified by that command 111 from the memory block 131.
キャリッジ側制御部１０２のコマンド制御部１２０は、このコマンド１１１を受け取ると、該コマンド１１１によって指定される情報をメモリブロック１３１から読み出すためのアドレスを含むアクセス信号１２２を生成する。 - 特許庁 - Written data are stored in a log memory 171 built in a raid booster card (RAID BOOSTER) 17, and when data for one parity block are prepared, the data are collectively written in a raid disk array.
書き込みデータは、ＲＡＩＤブースタカード（ＲＡＩＤ ＢＯＯＳＴＥＲ）１７のログメモリ１７１に蓄積され、１パリティブロック分のデータが揃ったときにＲＡＩＤ５のディスクアレイ１８に一括して書き込みされる。 - 特許庁 - In a second block B2, a second switch transistor TC2 and a plurality of second memory cells MC5-MC8 having ferroelectric capacitors and cell transistors are serially connected between the first and second ends.
第２ブロックＢ２において、第２スイッチトランジスタＴＣ２と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルＭＣ５−ＭＣ８と、が第１、第２端の間に直列接続される。 - 特許庁 - Also, a second memory cell block 10b connected to the other side input terminal of the sense amplifier SA0 through main bit complementary line MBL1 has a dummy cell DMb0 connected to the dummy word line TDWL0.
また、センスアンプＳＡ０の他方の入力端子と主ビット相補線ＭＢＬ１を介して接続される第２のメモリセルブロック１０ｂも、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭｂ０を有している。 - 特許庁 - The memory controller 200 includes a rectangular area specification register 210 for specifying a rectangular area in a display area, an address generation circuit 220 for generating an address of a memory corresponding to the position of each pixel in the rectangular area, a color specification register 230 for specifying specific pixel data, and a bit block transfer control register 240.
メモリコントローラ２００は、表示領域内に矩形領域を指定するための矩形領域指定レジスタ２１０と、矩形領域内の各画素の位置に対応するメモリのアドレスを生成するアドレス生成回路２２０と、指定画素データが指定される色指定レジスタ２３０と、ビットブロック転送制御レジスタ２４０とを含む。 - 特許庁 - When an address specified by macro-selecting signals SL1, SL2 and address data ADD coincide with stored addresses, the section 4 outputs defective address detecting signals SDT1, SDT2 indicating stop of data output to the blocks 1, 2 including defective memory cells, and specifies a redundant address RAD to a redundant memory macro-block 3.
そして、マクロ選択信号ＳＬ１，ＳＬ２およびアドレスデータＡＤＤによって指定されたアドレスが、記憶しているアドレスと一致したとき、不良メモリセルを含むブロック１，２にデータ出力停止を指示する不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を出力し、冗長メモリマクロブロック３に冗長アドレスＲＡＤを指定する。 - 特許庁 - In this data processor, a CPU 101 calculates an address of a corresponding histogram counter on a memory area 107 for the histogram counter by an inputted or calculated data value, and sequentially writes the calculated address of the histogram counter into an address block on a CPU to DMA processor-communicating memory area 106.
データ処理装置では、ＣＰＵ１０１において、入力又は計算されたデータ値よりヒストグラムカウンタ用メモリ領域１０７上の対応するヒストグラムカウンタのアドレスを計算し、計算したヒストグラムカウンタのアドレスをＣＰＵ→ＤＭＡプロセッサ通信用メモリ領域１０６上のアドレスブロックに順次書き込む。 - 特許庁 - An arithmetic section 13 receives supply of pixel data SG within a retrieval range by each pixel via an image memory control section 10 and calculates a pixel evaluation value GH, denoting a degree of approximation between pixel data SG and TG for each TG existing in a template block stored in a current image memory 11.
演算部１３は、画像メモリ制御部１０を介して１画素ずつ探索範囲内の画素データＳＧの供給を受け、現画像メモリ１１に記憶されたテンプレートブロック内の各画素データＴＧのそれぞれについて、両画素データＳＧ，ＴＧ間の近似度を表す画素評価値ＧＨを算出する。 - 特許庁 - An operational mode setting part 128 is set in a read-only mode in which writes to a nonvolatile memory 130 are disabled when an upper limit M of formatting related to the guaranteed number of rewrites to the nonvolatile memory 130 for which the number of formatting from the access device 100 is predetermined is reached and no deleted block remains.
動作モード設定部１２８は、アクセス装置１００からのフォーマット回数があらかじめ決められた不揮発性メモリ１３０の書換保証回数に係るフォーマット上限回数Ｍに達し、消去済みブロックがなくなった時点で不揮発性メモリ１３０への書き込みを禁止するリードオンリモードに設定する。 - 特許庁 - Since the boot area designation flags of the same content are stored in the two memory blocks, even if one value is indefinite by the occurrence of power supply instantaneous interruption, it can be determined whether the boot area designation flag concerned is valid or not by comparing the two values, and the memory block with the boot program stored therein can be surely specified.
同一内容のブートエリア指定フラグを２つのメモリブロックに格納するため、電源瞬断が発生して一方の値が不定となっても、２つの値を比較することによりそのブートエリア指定フラグが有効か否かを判定でき、ブートプログラムが格納されているメモリブロックを確実に特定できる。 - 特許庁 - The data processing apparatus for nonvolatile memory is provided with: a nonvolatile memory including a plurality of blocks; an operation processing part for writing data into the blocks, when a user request a write operation, and enabling all the blocks with data written therein; and a block management part for managing the state of the blocks in accordance with the operation processing of the operation processing part.
複数のブロックを含む不揮発性メモリと、ユーザの書き込み作業要求時、前記ブロックにデータを書き込んだ後に前記データが書き込まれたブロックを一括して有効化させる作業処理部と、前記作業処理部の作業処理に対応して前記ブロックの状態を管理するブロック管理部とを有する。 - 特許庁 - The nonvolatile semiconductor storage device having a plurality of NAND strings, wherein each of the NAND strings comprises: a memory cell block to which a plurality of nonvolatile memory cells are serially connected; a first selection gate transistor connected to a data transfer line contact; and a second selection gate transistor connected to a source line contact.
複数のＮＡＮＤストリングを有する不揮発性半導体記憶装置であって、ＮＡＮＤストリングの各々は複数の不揮発性メモリセルが直列に接続されたメモリセルブロックとデータ転送線コンタクトに接続された第１の選択ゲートトランジスタとソース線コンタクトに接続された第２の選択ゲートトランジスタとを具備する。 - 特許庁 - A motion vector decoded from a bit stream 200a by a variable length decoding circuit 201 is stored in a correction parameter memory 209 for each MB (macro block), and an error correction circuit 211 uses the motion vector stored in the correction parameter memory 209 to calculate the reference vector of an error MB and generates a corrected image from a reference image.
可変長復号回路２０１がビットストリーム２００ａから復号した動きベクトルをＭＢごとに補正パラメタメモリ２０９に格納し、エラー補正回路２１１が補正パラメタメモリ２０９に格納された動きベクトルを用いてエラーＭＢの参照ベクトルを算出して参照画像から補正画像を生成するよう構成する。 - 特許庁 - The semiconductor memory apparatus includes a storage unit that stores write data or read data output from a memory cell block and outputs read data according to an output control signal, and a control unit that generates the output control signal at different timings according to whether a write training signal is activated.
本発明は、ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。 - 特許庁 - An information processor includes the flash memory having the physical storage area capable of storing data in block units wherein a plurality of columns are set as a single unit; and a writing device dividing program data into a plurality of blocks; writing them into the physical storage area; writing a first error correction code imparted to each block into the physical storage area; and writing a second error correction code imparted to the program data in the flash memory.
この情報処理装置は、複数のカラムを一単位とするブロック単位にデータを記憶可能な物理的な記憶領域を有するフラッシュメモリと、プログラムデータを複数のブロックに分けて前記物理的な記憶領域に書き込み、各ブロックに付与した第１のエラー訂正符号を前記物理的な記憶領域に書き込み、前記プログラムデータに付与した第２のエラー訂正符号を前記フラッシュメモリに書き込む書き込み装置とを備える。 - 特許庁 - A background block decision circuit 19 compares a difference between an input moving picture signal and an output of the frame memory 16 with a difference between the input moving picture signal and an output of the background memory 17 to allow the selection circuit 18 to select which of the differences and instructs the background memory to receive a local decoding picture signal 107 when the two differences are small over a plurality of frames.
判定ブロック判定回路１９は、入力動画像信号とフレームメモリ１６の出力との差分と入力動画像信号と背景メモリ１７の出力との差分とを比較して選択回路１８が上記のどちらを選択するかを決定し、上記の２つの差分が複数フレームにわたり小さい場合に局部復号画像信号１０７を背景メモリに取り込むように指示する。 - 特許庁 - This memory controller is provided with a first means generating additional information corresponding to the logic block address responding to the demand from a host computer to write user data and a second means writing the logic block address and the additional information on prescribed multiple pages without writing the logic block address and the additional information on pages other than pages prescribed by a page address and the sequential, prescribed and multiple pages including the top page.
ホストコンピュータよりユーザデータの書き込みが要求されたことに応答して、論理ブロックアドレスに対応する付加情報を生成する第１の手段と、ページアドレスにより特定されるページ及び先頭ページを含む連続した所定の複数ページのいずれでもないページには論理ブロックアドレス及び付加情報を書き込むことなく、上記所定の複数ページに対して論理ブロックアドレス及び付加情報を書き込む第２の手段とを備える。 - 特許庁 - When the error correction of an information block just before or after a synchronizing signal by an error detection/correction circuit 22 is impossible even if the synchronizing signal in a reproducing signal is normally reproduced, a SYNC signal control circuit 23 performs write control so that all synchronizing signals Sync stored in an ECC block memory 21 are regarded as errors.
ＳＹＮＣ信号制御回路２３は、再生信号中の同期信号が正常に再生された場合でも、誤り検出訂正回路２２により同期信号の直前又は直後の情報ブロックの誤り訂正が不能であるときには、ＥＣＣブロックメモリ２１上の同期信号Ｓｙｎｃをすべて誤りとするように書込み制御を行う。 - 特許庁 - The memory chip which uses a multi-pin port as the JTAG port, is provided with a JTAG controller, at least one internal block, and composition unit, and one four-pins of the multi-pin port of the chip is selectively composed by the composition unit, and the JTAG data are transmitted to the JTAG controller or non-JTAG data are transmitted to at least one internal block.
マルチピンポートをＪＴＡＧポートとして利用するメモリチップはＪＴＡＧコントローラ、少なくとも１つの内部ブロック及び構成ユニットを備え、構成ユニットにより、そのチップのマルチピンポートの１つの４ピンが選択的に構成され、ＪＴＡＧデータがＪＴＡＧコントローラに或いは非ＪＴＡＧデータが少なくとも１つの内部ブロックに伝送される。 - 特許庁 - A motion detection mode decision section 105 inputs the past motion vector of the prescribed block from a motion vector storage memory 104 to predict an amount of motion for each target encoding-block, and selects the motion detection mode defining a search area that enables the detection of the predicted amount of motion from a plurality of predefined motion detection modes.
動き検出モード決定部１０５は、対象符号化ブロック毎に、動きベクトル格納メモリ１０４から所定ブロックの過去の動きベクトルを入力して動き量を予測し、予め規定される複数の動き検出モードの中から、この予測した動き量が検出可能な探索範囲を与える動き検出モードを決定する。 - 特許庁 - To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.
複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁 - A shifter circuit 10A controls a connection relation among global data input/output lines GIOQm GION and GIOSO according to control signals SA0 to SA3 generated from a high order address FA<3:2> for specifying a normal column block NC1 including a defect memory cell MCA and a spare column block enable signal FAE, and performs saving based on shift redundancy.
シフタ回路１０Ａは、不良メモリセルＭＣＡを含むノーマルカラムブロックＮＣ１を特定する上位アドレスＦＡ＜３：２＞とスペアカラムブロックイネーブル信号ＦＡＥとから生成された制御信号ＳＡ０〜ＳＡ３に応じてグローバルデータ入出力線ＧＩＯＱとＧＩＯＮおよびＧＩＯＳ０との接続関係を制御し、シフトリダンダンシによる救済を行なう。 - 特許庁 - Frame images of different video sources are stored in order in a frame image memory 13 in accordance with frame rates by first and second input timing control blocks 11 and 12, and these frame images are extracted at a predetermined frame rate by an output timing control block 14, thereafter disposed and combined in a master screen region and a slave screen region by a scaling block 15.
第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁 - The semiconductor memory device includes: an enable signal-generating part which generates a first enable signal for receiving a plurality of address decoding signals and selecting a first cell block and a second enable signal for selecting a second cell block; and an internal voltage-generating part 2 which determines whether first power supply is applied by the first or second enable signal to generate an internal voltage.
複数のアドレスデコーディング信号を受信して第１セルブロックを選択するための第１イネーブル信号と第２セルブロックを選択するための第２イネーブル信号とを生成するイネーブル信号生成部と、第１又は第２イネーブル信号によって第１電源を供給する否かを決定し、内部電圧を生成する内部電圧生成部と、を含む。 - 特許庁 - After an I/FDMA block 105 has transferred image data to discrete addresses in the region of a DRAM 106 by a direct memory access, and developed them, a head DMA block 108 reads the image data in the region of the DRAM 106 by addresses which continue in the arrangement direction of recording heads, and transfers the image data to a recording head 103.
Ｉ／ＦＤＭＡブロック１０５が画像データをＤＲＡＭ１０６領域内の離散したアドレスにダイレクトメモリアクセスにより転送して展開した後、ヘッドＤＭＡブロック１０８がＤＲＡＭ１０６領域内の画像データを前記記録ヘッドの配列方向に連続するアドレスで読み出し記録ヘッド１０３に転送する構成を特徴とする。 - 特許庁 - Inputted image data of which at least one of the number of pixels in the horizontal direction and the number of pixels in the perpendicular direction is not integer multiples of the number of unit images of a compression processing unit block is written in the buffer memory, a part without effective inputted image data is complemented by a value of nearby effective inputted image data and outputted in the block interleave form.
水平方向画素数及び垂直方向画素数の少なくとも一方が圧縮処理単位ブロックの単位画素数の整数倍でない入力画像データを前記バッファメモリに書き込んで、有効入力画像データが無い部分については近傍の有効入力画像データの値で補完してブロックインターリーブ形式で出力する。 - 特許庁 - When program rewrite data is received by setting discrimination information of the main program after rewriting the main program on dividing a control program to be stored in a flash memory into a rewritable main program block and a startup program block, or when the main program is judged as invalid from the discrimination information, the main program is rewritten.
フラッシュメモリに保存される制御プログラムを書き換え可能なメインプログラムブロックとスタートアッププログラムブロックとに分けた上に、メインプログラムを書き換えた後に、メインプログラムの識別情報を設定することによって、プログラム書き換えデータを受信した場合、または識別情報からメインプログラムが無効であると判断した場合、メインプログラムの書き換えを行う。 - 特許庁 - A non-volatile memory element manufacturing method includes a process of forming a tunnel layer including a metal silicate layer on a semiconductor substrate; a process of forming a charge trap layer on the metal silicate layer; a process of forming a charge block layer on the charge trap layer; and a process of forming a gate layer on the charge block layer.
半導体基板上に金属シリケート層を含むトンネル層を形成する工程と、前記金属シリケート層上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に電荷ブロック層を形成する工程と、前記電荷ブロック層上にゲート層を形成する工程とを含んで非揮発性メモリ素子製造方法を構成する。 - 特許庁 - The multi-port memory device has the data transmitting/receiving structure of a current sensor system and includes a data transmitting/receiving block for exchanging data with the global data bus, wherein the unnecessary charging source is cut off and also a desirable switch on/off control model is presented when driving a global data by locating a switch between the receiver of the data transmitting/receiving block and the global data bus.
電流センサ方式のデータ送受信構造を備えて、グローバルデータバスとデータを交換するデータ送受信ブロックを備えるマルチ−ポートメモリ素子において、データ送受信ブロックの受信機とグローバルデータバスとの間にスイッチを配置してグローバルデータの駆動時、不要な充電ソースを遮断すし、合せて、好ましいスイッチオン／オフ制御モデルを提示する。 - 特許庁 - In a flash memory having a simultaneously performing function, when the data of the selected blocks to be erased selected over a plurality of the banks are serially erased by the block unit, the read of data of the block to be erased in which erasure operation is finished previously is performed without waiting for finish of the erasure operation of all the remaining blocks to be erased.
同時実行機能を有するフラッシュメモリにおいて、複数のバンクにわたって選択した消去対象選択ブロックをブロック単位でシリアルにデータ消去を行う際は、先に消去動作が終了した消去対象ブロックのデータの読み出しを、残りの全ての消去対象ブロックの消去動作が終了するまで待つことなく行う。 - 特許庁 - To favorably cope with replacement of a defective block with an alternative block without occurring discontinuity of reproduced data such as sound interruption without adding a high-speed CPU (hardware) or high-speed large capacity memory (without increasing device cost) in an information reproduction control method of information recording medium which has a defect management function.
欠陥管理機能を有する情報記録媒体の情報再生制御方法において、高速なＣＰＵ（ハードウェア）や高速大容量メモリを追加しなくても（装置のコストをアップさせることなく）、音切れなどの再生データの不連続性を発生させることなく、欠陥ブロックの代替ブロックへの置き換えに良好に対応できるようにする。 - 特許庁 - A part of an area in which the rewrite is frequently performed to one nonvolatile memory (2) is defined as a specific block (11), duplicate write to another address to one piece of data in rewrite to the specific block is performed, an error correction based on duplicated data read from other corresponding address is performed in reading and both processings are realized by a program of a CPU (3).
１個の不揮発性メモリ（２）に対して書き換えが頻繁な一部の領域を特定ブロック（１１）とし、この特定ブロックに対する書込みでは一つのデータに対する別アドレスへの重複書込みを行い、読み出しでは対応別アドレスから読み出した重複データに基づくエラー訂正を行い、双方の処理をＣＰＵ（３）のプログラムによって実現する。 - 特許庁 - After storing frame images of different video sources in a frame image memory 13 in order according to each frame rate by 1st and 2nd input timing control blocks 11, 12, and fetching them at a predetermined frame rate by an output timing control block 14, a scaling block 15 locates them in a master screen area and a slave screen area and synthesizes them.
第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁 - This encrypted data creation device has a rule storing DB wherein a block conversion rule being a rule for converting data positions in blocks of predetermined data length is stored, creates encrypted data obtained by converting encryption object data in blocks in accordance with the block conversion rule, and stores the created encrypted data in an encrypted data storing memory 10.
暗号化データ作成装置が、所定のデータ長のブロック単位でデータ位置を変換するためのルールであるブロック変換ルールが格納されたルール格納ＤＢを有し、暗号化対象データをブロック変換ルールに従ってブロック変換した暗号化データを作成し、作成された暗号化データを暗号化データ格納メモリ１０に格納する。 - 特許庁 - The nonvolatile semiconductor memory device 100 includes: a semiconductor substrate 11 to be a channel; a conductive layer 15 which is formed from the surface of the semiconductor substrate 11 through a tunnel insulating layer 12 and a block insulating layer 14 to be a control gate electrode; and a plurality of charge storage layers 13 formed between the tunnel insulating layer 12 and the block insulating layer 14.
不揮発性半導体記憶装置１００は、チャネルとなる半導体基板１１と、半導体基板１１の表面からトンネル絶縁層１２及びブロック絶縁層１４を介して形成された制御ゲート電極となる導電層１５と、トンネル絶縁層１２とブロック絶縁層１４との間に形成された複数の電荷蓄積層１３とを備える。 - 特許庁 - When a video recording data file is managed as a block on the HDD, a device is in an initialization time of start, when the bit map table on a memory for managing a space of the block on the HDD is made, if initialization of required hardware and software is finished and video recording data can be reproduced, the control part receives reproduction of video recording.
録画データファイルがＨＤＤ上のブロックとして管理されているときに、装置起動の初期化時であって、ＨＤＤ上のブロックの空きを管理するためのメモリ上のビットマップテーブルを作成しているときに、必要なハードウェアとソフトウェアの初期化が終了して録画データが再生可能になっていれば、制御部は、録画の再生を受け付ける。 - 特許庁 - When an underrun is detected, recording is temporarily interrupted at the latter half part (point (B)) of the second sync frame 42 from the head of an ECC block 30, and data from the first half part (point (A)) of the second sync frame 42 from the head of the ECC block 30 to timing (point (C)) when the underrun is detected are stored in the buffer memory.
アンダーランが発生したことを検出したときには、ＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の後半部分（点（Ｂ））で記録を一時的に中断し、バッファメモリ内にはＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の前半部分（点（Ａ））からアンダーランを検出したタイミング（点（Ｃ））までのデータを蓄積しておく。 - 特許庁 - A circuit block of one bit is provided with a plurality of banks comprising memory cell arrays A00-Anm, column selectors C00-Cnm, sense amplifiers, and write-in driver sections R00-Rnm, each bit is provided with data input/output sections IO0-IOn.
１ビット分の回路ブロックは、メモリセルアレイＡ００〜Ａｎｍ、カラムセレクタＣ００〜Ｃｎｍ、センスアンプ及び書き込みドライバ部Ｒ００〜Ｒｎｍを含むバンクを複数個備え、各ビットについてデータの入出力部ＩＯ０〜ＩＯｎが設けられている。 - 特許庁 - The nonvolatile semiconductor memory 1 of the data storage device 10 is divided into a plurality of physical blocks that are data erasure units, and each physical block 21 is divided into a plurality of physical pages 22, each having a redundant area 23.
データ記憶装置１０の不揮発性半導体メモリ１はデータの消去単位である複数の物理ブロックに分割され、当該各物理ブロック２１は、それぞれ冗長エリア２３を有する複数の物理ページ２２に分割されている。 - 特許庁 - Since the second memories have physical layout different from that of the first memories in addition, the physical layout for obtaining a required memory capacity can easily be designed outside of the core block 8a which is the inside of a single chip microcomputer 9c.
しかも、第２のメモリは第１のメモリとは物理配置が異なるので、シングルチップマイクロコンピュータ９ｃの内部であってコアブロック８ａの外部において、必要なメモリ容量を得るための物理配置を容易に設計することができる。 - 特許庁
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