「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 37 38 39 40 41 42 43 44 45 46 47 次へ＞- A block assignment management object 1a divides data areas of each memory into pluralities of blocks each having a same fixed size, manages the data areas by block unit, assigns an optional number of optional blocks to each data and sets flexibly a data capacity by increasing/decreasing the assigned numbers so as to efficiently change a system capacity of the exchange in operation.
ブロック割り当て管理オブジェクト１ａにより、各メモリ上のデータエリアを、それぞれ同一固定サイズの複数ブロックに分割し、そのブロックを単位としてデータエリアを管理し、各データに対し、任意のブロックを任意の数、割り当て、その割当て数を増減することにより、データ容量の柔軟な設定を行なうことを可能とし、運用中における交換機の方式容量の変更を効率的に行なう。 - 特許庁 - In a TC parallel unit serially connected type ferroelectric memory, a dummy upper electrode 25 which is not connected to another element is disposed in a capacitor of a terminal end of the block in which a block selecting transistor 6 or a plate line is disposed, so that an upper electrode 20 in the capacitor used for the cell is not disposed at an outermost periphery to prevent a deterioration of the ferroelectric capacitor characteristics.
ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ブロック選択トランジスタ６、又は、プレート線が配置されるメモリセルブロックの終端のキャパシタ内に、他の素子に接続されないダミー上部電極２５を配置し、メモリセルに使用しているキャパシタ内の上部電極２０が最外周にこない様にして、ブロック終端部における、強誘電体キャパシタ特性の劣化を防止する。 - 特許庁 - An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.
アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁 - To provide the block of two-dimensional(2D) pixels horizontally and vertically composed of desired numbers of pixels by converting horizontally continuously inputted image data to vertically continuous image data without using a line memory for temporarily storing image data for the required number of lines.
水平方向に連続して入力される画像データを、必要なライン数の画像データを一時記憶しておくためのラインメモリを用いずに、垂直方向に連続した画像データに変換し、水平方向と垂直方向とが所望の画素数で構成される２次元の画素のブロックを得る。 - 特許庁 - It is equipped with a core selection means for selection of arbitrary number of cores to perform data writing/erasing, performs writing data to a selected memory cell in a selected core based on a write command, and performs data erase of the selected block in the selected core based on an erase command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - A laminate insulating film constituted by laminating a tunnel insulating layer 11, a charge storage insulating layer 12 and a charge block insulating layer 13 in this order is provided on a semiconductor substrate 10 having a protruded curved surface, and further a control gate electrode 14 is formed to constitute the MONOS type nonvolatile memory cell.
凸状曲面を有する半導体基板１０上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３が順次積層されてなる積層絶縁膜を設け、さらに制御ゲート電極１４を形成してＭＯＮＯＳ型不揮発性メモリセルを構成する。 - 特許庁 - The user data write control section 6 writes user data stored in a user data storage section 4 conforming to a previously set user type in an address except the bad block of the memory 1 to be tested conforming to a write format stored in a format storage section 8 through the control section 3 successively from the head address.
ユーザデータ書込制御部６は予め設定されたユーザータイプに従ってユーザデータ記憶部４に記憶したユーザーデータを、フォーマット記憶部８に記憶された書込みフォーマットに従い被検メモリ１のバッドブロック以外のアドレスに先頭アドレスから順次メモリ制御部３を介して書き込む。 - 特許庁 - A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.
プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁 - When write-in erasing the number of times is increased and a memory cell block in which erase is insufficient for the initial value Vera0 occurs; thereafter, erase start voltage Verast is updated not to Vera0 but to a higher voltage (Vera0+nΔV:(n) is natural number) than this.
書き込み／消去回数が増加して、初期値Ｖｅｒａ０では消去不十分なメモリセルブロックが発生した場合には、その後所定のタイミングで、消去開始電圧ＶｅｒａｓｔをＶｅｒａ０でなく、これよりも大きい電圧（Ｖｅｒａ０＋ｎ・ΔＶ、ただしｎは自然数）に更新する。 - 特許庁 - When an instruction for storing the plurality of pieces of data in the data memory into the storage medium is issued, a list of all the pieces of data is displayed on a display 10, and a data name under storage into the storage medium is identified and displayed by a block cursor 30 for making the data identifiable from other pieces of data.
データメモリ内の複数のデータを記憶媒体に格納するように指示したとき、全てのデータの一覧表がディスプレイ１０に表示し、記憶媒体に格納中のデータを他のデータと識別可能にする為に、そのデータのデータ名をブロックカーソル３０により識別表示する。 - 特許庁 - In response to reception of a transmission request signal from a reader 10, a processing circuit 31 in an IC tag 20 transmits from an antenna 25 a block including data bit information constituting data currently written in a memory circuit RAM32b for a predetermined number of times at an interval of a predetermined time.
ＩＣタグ２０の処理回路３１は、読取装置１０からの送信要求信号の受信に応答して、記憶回路ＲＡＭ３２ｂに書き込まれているデータを構成するデータビット情報を含むブロックを、所定時間間隔で所定回数だけアンテナ２５から送信する。 - 特許庁 - Pixel signals outputted, by the same transfer clock, from first to third shift registers constructing a CCD image sensor 20 are captured while being selected in a time division manner through an AFE 75, and captured pixel data are sequentially sampled by a data sampling block 44 and stored in a memory 70.
ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁 - By referring to a table in which the quantizing scale stored in a memory 65 is made to correspond to motion vector accuracy, the accuracy decision section 67 acquires the motion vector accuracy corresponding to the quantizing scale after adjustment, and using the above accuracy, the motion vector detector 62 performs the motion vector search of a macro block thereafter.
精度決定部６７は、メモリ６５に記憶された、量子化スケールと動きベクトル精度とを対応づけるテーブルを参照して、調整後の量子化スケールに応じた動きベクトル精度を取得し、動きベクトル検出部６２はその精度で、以後のマクロブロックの動きベクトル探索を行う。 - 特許庁 - However, when the data to be transferred are partially lost and stored in a position different from the original position of the ECC block memory 21, the previous FFh data remains without being overwritten, and thus erasure correction is carried out by error correction.
しかしながら、転送すべきデータの一部が欠落したりして、ＥＣＣブロックメモリ２１中の本来の位置とは異なる位置にデータを格納してしまうと、前回のＦＦｈのデータが上書きされずに残ることになり、その結果、誤り訂正により消失訂正を行うことができる。 - 特許庁 - Furthermore, the IDCT device 4 reads out several pixels corresponding an intra estimation mode out of several pixels adjacent to a block to be decoded, from the frame memory 7 to generate an estimated image and adds the generated estimated image to the differetial image recorded in the recording part 10.
さらに、ＩＤＣＴ器４は、復号対象ブロックに隣接する幾つかの画素の中のイントラ予測モードに応じた幾つかの画素をフレームメモリ７から読み出して予測画像を生成し、生成した予測画像を記録部１０に記録されている差分画像に加算する。 - 特許庁 - To eliminate the need of a repetitive compression processing, to suppress an increase of memory capacity and to efficiently suppress an excessive increase of a generated code amount when input image data suddenly changes while occurrence of block noise and mosquito noise due to excessive compression is suppressed.
繰り返しの圧縮処理を不要化し、メモリ容量の増大を抑制し、過剰な圧縮によるブロックノイズ、モスキートノイズの発生を抑制しつつ、入力画像データが急激に変化した場合に、発生符号量の過剰な増大を効率良く抑制できるようにする。 - 特許庁 - The data broadcast system has a field for storing the number of writings of each block of the nonvolatile memory and event identification information of an event message, and decentrally stores the reception record of the received event message by referring to the number of writings stored in each field and the event identification information.
不揮発性メモリの各ブロックの書き込み回数とイベントメッセージのイベント識別情報とを記憶するフィールドを備え、各フィールドに記憶されている書き込み回数及びイベント識別情報を参照して、受信したイベントメッセージの受信記録を分散して格納する。 - 特許庁 - The memory controller 1 accesses blocks of a first block group stored in the first and second memories 10, 20 by supplying first and second peculiar addresses (ADA, ADB) different from each other in first timing to activate a first chip select signal (CSO).
メモリコントローラ１は、第１のチップセレクト信号（ＣＳ０）を活性化する第１のタイミングにおいて、互いに異なる第１および第２の固有アドレス（ＡＤＡ、ＡＤＢ）を供給することで、第１および第２のメモリ１０、２０に格納された第１のブロック群のブロックにアクセスする。 - 特許庁 - A media controller 41 records, in a memory card 19, a moving image file including, as one block, data resulting from JPEG compression of right and left images GL and GR imaged at the same timing in a compression/decompression processing unit 40 and information of the parallax amount calculated by the parallax amount calculation unit 46.
メディアコントローラ４１は、同じタイミングで撮像された左右画像ＧＬ、ＧＲを圧縮伸張処理部４０でＪＰＥＧ圧縮したデータ、および視差量算出部４６で算出した視差量の情報を一まとまりのブロックとする動画ファイルをメモリカード１９に記録する。 - 特許庁 - Pixel signals outputted from the first to third shift registers constituting a CCD image sensor 20 in the same transfer clock are selectively obtained with time division through an AFE 75, and the obtained pixel data are sequentially sampled by a data sampling block 44 and stored into the memory 70.
ＣＣＤイメージセンサ２０を構成する第１〜第３シフトレジスタから同一の転送クロックで出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁 - A main CPU 27 instructs the image processing CPU 252 to execute processing of detecting and deleting defective data, where all of the start mark, image data and the end mark are not in existence, among video recording data stored in the flash memory before stopping supply of power to the video recording block.
メインＣＰＵ２７は、録画ブロックへの電源供給を停止する前に、画像処理ＣＰＵ２５２に対して、フラッシュメモリに保存された録画データの中からスタートマーク、画像データ及びエンドマークのそろっていない不良データを検出して消去する処理の実行を指示する。 - 特許庁 - To enable an ink jet printer executing so-called multi-path recording to simplify or speed up a formation process of a mask table and also to reduce a memory capacity for a head driving method such as a block dispersion driving which drives thinned positions only per each scanning (path).
所謂マルチパス記録を行うインクジェット記録装置において、各走査（パス）毎に間引かれた位置だけを限定して駆動するブロック分散分割駆動などのヘッド駆動方式に対し、マスクテーブルの生成処理の簡略化ないし高速化とメモリ容量の削減とを可能にする。 - 特許庁 - An unused page management table 32, which manages corresponding chips and blocks 21 of a flash memory 20 for each number of the pages 22 concerned, is prepared, and garbage collection processing is made in a descending order by using the unused page management table 32, from the block 21 of a chip, having larger unused pages 22.
フラッシュメモリ２０の未使用ページ２２の数ごとに該当するチップおよびブロック２１を管理できる未使用ページ管理テーブル３２を設け、当該未使用ページ管理テーブル３２により未使用ページ２２の数が多いチップのブロック２１からガベージコレクション処理を行うようにした。 - 特許庁 - The circuit is provided with a classification block 107 classifying a still picture into groups, a buffer memory 105 which temporarily preserves incidental information such as a position required for displaying the image of the group on one screen at every group and a recording circuit 106 recording incidental information which is temporarily preserved on the recording medium 103.
静止画をグループに分類する分類ブロック１０７と、グループの画像を一画面に表示するのに必要な位置などの付帯情報をグループ毎に一時保存するバッファメモリ１０５と、前記一時保存された付帯情報を記録媒体１０３に記録する記録回路１０６を備える。 - 特許庁 - This device is provided with a test mode switching circuit 4 in which sense amplifier circuits 5a-5d in all operation blocks 2a-2d are activated independently of block selecting signals BS1-BS4 at the time of test mode where it is tested whether an operation current of a semiconductor memory 1 satisfies a standard requirement or not.
半導体記憶装置１の動作電流が規格を満足しているか否かをテストするテストモード時に、外部から入力されるブロック選択信号ＢＳ１〜ＢＳ４に関係なく、すべての動作ブロック２ａ〜２ｄにおけるセンスアンプ回路５ａ〜５ｄを活性化させるテストモード切換回路４を備えた。 - 特許庁 - The started DMA controller 13 reads the information block 30 from the memory 12, extracts the descriptors 31 (step 204), analyzes the descriptors 31, recognizes control information, such as an I/O address 31a and a transfer data size 31b and transfers the data 32 to a target I/O device 20 (step 205).
起動されたＤＭＡコントローラ１３は、メモリ１２から情報ブロック３０を読み出してディスクリプタ３１を抽出し（ステップ２０４）、ディスクリプタ３１を解析して、Ｉ／Ｏアドレス３１ａ、転送データサイズ３１ｂ等の制御情報を認識し、目的のＩ／Ｏデバイス２０にデータ３２を転送する（ステップ２０５）。 - 特許庁 - A bit plane coding pass generation section reads data on whether it is a predetermined area or is significant (S) or non-significant (N) at the periphery from a memory when processing quantization coefficients for each coding block that is divided by a bit plane by the SP passes, which is compared with an S/N matching pattern.
ビットプレーン符号化パス生成部は、ビットプレーンに分割された符号ブロック毎の量子化係数をＳＰパスで処理する際に、予め定めたエリア及びその周囲における有意（ｓｉｇｎｉｆｉｃａｎｔ：Ｓ）か否か（ｎｏｎ−ｓｉｇｎｉｆｉｃａｎｔ：Ｎ）のデータをメモリから読み出し、これをＳ／Ｎマッチングパターンと比較する。 - 特許庁 - When a write request issued from the host computer 20 according to an application program 21 conforms to prescribed timing, a first redundant code of write data written in a cache memory of the disk array device 10 according to the request is generated by unit of data block (B1, B2).
アプリケーションプログラム２１に従ってホストコンピュータ２０から発行されたライト要求が所定タイミングに合致する場合、当該要求に応じてディスクアレイ装置１０のキャッシュメモリに書き込まれたライトデータの第１の冗長コードをデータブロック単位に生成する（Ｂ１，Ｂ２）。 - 特許庁 - The circuit 41 extracts a necessary quantization DCT coefficient from 3×3 pieces of blocks at the block of the DCT coefficient corresponding to the blocks of pixel to be noted as a center according to pattern information stored in a pattern table memory 46 and constitutes a predicting tap.
予測タップ抽出回路４１は、パターンテーブル記憶部４６に記憶されたパターン情報にしたがい、注目している画素のブロックに対応するＤＣＴ係数のブロックを中心とする３×３個のブロックから、必要な量子化ＤＣＴ係数を抽出し、予測タップを構成する。 - 特許庁 - When the program 50 is initialized, a new variable block 52 which increases toward a lower address part is produced in a higher address edge of the memory and the current state of the first application program 40 is maintained while the largest single area is allowed to the program 50.
新しいアプリケーションプログラム５０を初期化する際は、メモリの高いアドレス端により低いアドレスに向かって増加する新たな変数ブロック５２を作成し、新しいアプリケーションプログラム５０のための最大の単一領域を許可しながら、最初のアプリケーションプログラム４０の現在の状態を維持する。 - 特許庁 - In the various techniques and tools for coding and decoding, a variable length code in each macro block including a plurality of conversion coefficient data existence indicators is determined by a computing device provided with a processing unit and a memory, and the determined variable length code is transmitted as a signal within a bit stream.
符号化しおよび復号する様々な手法およびツールは、処理ユニットおよびメモリを備えたコンピューティング・デバイスにより複数の変換係数データ存在インジケータを含むマクロブロックごとの可変長符号を決定し、決定した可変長符号をビットストリーム内で信号伝達する。 - 特許庁 - The compilable memory macro 1 includes general blocks A to E for providing a plurality of absolute necessary basic functions; and a VSS level booster circuit 14 as a specific block for providing a function different from the basic function to at least one of the general blocks A to E.
コンパイラブルメモリマクロ１は、最低限必要な複数の基本的機能を提供する一般ブロックＡ〜Ｅと、一般ブロックＡ〜Ｅの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるＶＳＳレベル昇圧回路１４とを備える。 - 特許庁 - A signal from a timing signal generating circuit 9 controls the memory correction 7 and the output interface circuit 8 in the block 100 and a microcomputer 10 for camera section control controls the generation of the signal in the timing signal generating circuit 9.
そしてブロック１００において、メモリコントローラ７及び出力インターフェース回路８の制御がタイミング信号生成回路９からの信号によって行われ、このタイミング信号生成回路９での信号の生成がカメラ部制御用のマイクロコンピュータ１０によって制御される。 - 特許庁 - The system and a design structure using read/write bits are provided for deciding accessibility of cache in and for restricting update of the memory directory during block replacement to an area determined to be readable/writable by a multiprocessor.
キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 - 特許庁 - Speed patterns preset at every train and every block are held in a memory 45 as database.
列車ごとにかつブロックごとに予め設定された速度パターンがデータベースとしてメモリ４５に保持され、ＡＴＣ制御部４は、地上装置６から受信した停止ブロック番号に対応する速度パターンを読みだして前記認識している自列車位置から定まる許容速度と自列車速度の差に応じてブレーキ指令を出力する。 - 特許庁 - The compressed encoded data of a sprite image designated as display target are sequentially read from the sprite pattern memory per data block, and whether the compressed encoded data contain a line boundary is determined based on the value of the flag read together with the compressed encoded data.
このスプライトパターンメモリから表示対象として指定されたスプライト画像の圧縮符号化データをデータブロック単位で順次読み出し、その圧縮符号化データにライン境界が含まれているか否かをその圧縮符号化データとともに読み出したフラグの値に基づいて判定する。 - 特許庁 - A transfer section 3A is prepared for connecting a data line CLi with a bit line BLi of a pair of bit lines corresponding to the data line CLi when writing and reading a memory block 1 and giving "L" to the bit line /BLi corresponding to the data line when data on the data line CLi is "H".
メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。 - 特許庁 - At the time of installing a DVD-RAM driver 303, a latest medium key block (MKB-SD2) for an SD memory card is obtained from a WEB server or an installation CD for the DVD-RAM driver 303 and it is written to the user data area of a DVD-RAM medium 201.
ＤＶＤ−ＲＡＭドライバ３０３のインストール時には、ＳＤメモリカード用の最新のメディアキーブロック（ＭＫＢ＿ＳＤ２）がＷＥＢサーバやＤＶＤ−ＲＡＭドライバ３０３用のインストールＣＤなどから取得され、それがＤＶＤ−ＲＡＭメディア２０１のユーザデータエリアに書き込まれる。 - 特許庁 - When a write-in instruction is inputted from the interface, the write-in circuit performs the write-in instruction when the protect-flag of the selected memory block is a first value, and when it is a second value, the circuit does not perform the write-in instruction.
上記書き込み回路は、上記インターフェイスから書き込み命令が入力された場合に、選択されたメモリブロックのプロテクト・フラグが第１の値になっているときに書き込み命令を履行し、第２の値になっているときに上記書き込み命令を履行しないことを特徴とする。 - 特許庁 - In this mask ROM, its overhead is reduced by using a selection transistor being same for two banks, its overhead is reduced by using only one sense amplifier 210 per one block, and the memory cell is divided into plural banks by using word line recorders 220 being of odd numbers and even numbers.
本マスクＲＯＭは、２つのバンクに同一の選択トランジスタを使用してそのオーバヘッドを減少させ、ブロック当たり１つのセンス増幅器２１０だけを使用してそのオーバヘッドを減少させ、そして奇数及び偶数のワードラインデコーダ２２０を使用してメモリセルを複数のバンクに分割する。 - 特許庁 - After a recording head control part 109 accesses an image data memory 110 and takes image data of an amount of one line per head (128 nozzles), the recording head control part 109 outputs the image data by every one block (8 bits) to a parallel/serial conversion part 112 and a comparator 111.
画像データメモリ１１０に記録ヘッド制御部１０９がアクセスし、１ヘッド１行分（１２８ノズル分）の画像データを取り込むと、記録ヘッド制御部１０９は、１ブロック分ずつ画像データ（８ｂｉｔ）をパラレル・シリアル変換部１１２および比較器１１１に出力する。 - 特許庁 - Read sections (S/Am-1, S/Am, S/Am+1) simultaneously select a plurality of word lines (WL0 to WL15) in discrimination of the block (BLK), and read logical product of data of a plurality of second memory cells sharing respective bit lines (BLm-1, BLm, BLm+1) via the respective bit lines.
読み出し部（Ｓ／Ａｍ−１、Ｓ／Ａｍ、Ｓ／Ａｍ＋１）は、ブロック（ＢＬＫ）の判別時に、複数のワード線（ＷＬ０〜ＷＬ１５）を同時に選択し、各ビット線（ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１）を共有する複数の第２のメモリセルのデータの論理積を各ビット線を介して読み出す。 - 特許庁 - Upon reception of a line address signal A<m+n:0>, a determination circuit A performs a coincidence comparison operation between its higher-order address signal A<m+n:m+1> and the higher-order address FA<m+n:m+1> of a defective memory cell stored in a fuse latch group A to determine the selection/nonselection of a spare row block A.
判定回路Ａは、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を受けると、その上位アドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞と、ヒューズラッチ群Ａの記憶する不良メモリセルの上位アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞との一致比較動作を実行して、スペアロウブロックＡの選択／非選択を判定する。 - 特許庁 - The motion detection operation part 102 detects motion by using inputted image information on the encoding block and picture information of the reference region arranged in the second memory 103, and a motion vector value obtained as a result is outputted to a motion vector output part 105.
動き検出演算部１０２では、入力された符号化ブロックの画像情報と、第２メモリ１０３に配置された参照領域の画像情報を用いて動き検出演算を行い、その結果得られる動きベクトル値を動きベクトル出力部１０５に出力する。 - 特許庁 - In a digital camera comprising a camera body and a lens unit attached to the camera body detachably, the lens unit receives a transfer data format "YC" or "compression" notified from the camera body, and decides a block size for dividing RAW data stored in a memory section.
カメラ本体と、カメラ本体に着脱自在に装着されるレンズユニットからなるデジタルカメラにおいて、まず、レンズユニットは、カメラ本体から通知された転送データ形式（“ＹＣ”または“圧縮”）を受信し、メモリ部に格納されているＲＡＷデータを分割するブロックサイズを決定する。 - 特許庁 - To obtain a block noise eliminating method by which the distortion of a digital image is reduced and the sharpness of a digital image is maintained by limiting the application range of correction of a digital image to the distorted part and by which the memory capacity can be reduced by limiting referred data to only adjacent blocks.
デジタル画像の補正の適用範囲を歪み部分に限定することで、歪みを低減するとともに、デジタル画像のシャープネスを保持し、かつ参照するデータを隣接するブロックのみとすることで、メモリ容量を低減することができるブロックノイズ除去方法を提供する。 - 特許庁 - To perform wear leveling (WL) control including a physical block (PB) storing data of low rewrite frequency, only when deviation of an erasure count becomes large in a plurality of PBs which constitute a flash memory without requiring a user to set a WL control method.
ユーザがウェアー・レベリング（ＷＬ）制御方式の設定を行う必要がなく、フラッシュメモリを構成する複数個の物理ブロック（ＰＢ）において消去回数の偏りが大きくなったときにだけ、書き換え頻度が低いデータが格納されているＰＢを含めたＷＬ制御が行われるようにする。 - 特許庁 - This system is provided with a trace buffer 20, a queue 30 and a resource check section 40, and detects a usage error of dynamic management of memory often used in the resource check section 40 when finishing interruption processing and the starting of task switch processing until execution of only self-task/self-interruption processing, and block the influence to other tasks.
トレースバッファ２０、キュー３０および資源チェック部４０を備え、割り込み処理を抜けるときと、タスク切替処理の最初に資源チェック部４０にてよく使用されるメモリの動的管理の使用誤りを、自タスク・自割り込み処理だけの実行までで検出し、他タスクへの影響を阻止する。 - 特許庁 - Since the connection of a memory cell block with the plate line is obtainable without using a contact cBE-M1 between the bottom electrode of the ferroelectric capacitor-plate line metal wiring, a deterioration of the ferroelectric capacitor due to a process damage caused by the formation of the above contact can be eliminated.
プレート線と、メモリセルブロックとの接続を、強誘電体キャパシタの下部電極−プレート線金属配線間のコンタクトｃＢＥ−Ｍ１を用いずに実現出来るため、上記コンタクト形成に起因するプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。 - 特許庁 - Fixed voltage is applied by a drive circuit 16 and a column selecting circuit 18 between one end and the other end of a current path formed by the plurality of cell transistors connected in series in the memory cell block in a period in which the plurality of word lines are selected sequentially by the word line selecting circuit 15.
ワード線選択回路１５により複数のワード線が順次選択されている期間、メモリセルブロック内の複数個直列に接続されたセルトランジスタが形成する電流通路の一端と他端との間に、駆動回路１６及びカラム選択回路１８により一定電圧が印加される。 - 特許庁
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