「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 37 38 39 40 41 42 43 44 45 46 47 次へ＞- A NAND type memory 1 has a tunnel insulation layer 12, a charge storage layer 13, and a charge block layer 14, provided on an upper surface of a semiconductor substrate 11, and a plurality of control gate electrodes 15 and inter-cell insulating films 16 are provided thereupon alternately in a channel-length direction.
ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。 - 特許庁 - At this point, when a monochromatic photographing mode is being set by a control unit 18, a value of the color difference data is fixed to "0" and output, and the luminance data and the value-fixed color difference data is temporarily stored in a frame memory 22, then divided for each component and for each block, and read out to a compression-coding unit 24.
このとき制御部18によってモノクロ撮影モードが設定されていると、色差データの値が０に固定されて出力され、輝度データおよび値が固定された色差データはフレームメモリ22に一旦格納された後、各成分ごとに、ブロックごとに分割されて圧縮符号化部24に読み出される。 - 特許庁 - To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.
複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁 - The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.
不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁 - The facsimile comprises a section 27 for printing data selected at a select/input section from a list shown on a display means 30, means 43 for deleting data management information from a memory card upon finishing printing of selected data at the print section 27, and means 44 for initializing a data block of the memory card where that data is stored.
本発明のファクシミリ装置は、表示手段３０に表示された一覧表示の中から選択入力部によって選択されたデータを印刷できるプリント部２７と、プリント部２７がこの選択されたデータの印刷を終了したとき、該データのデータ管理情報をメモリーカードから削除する削除手段４３と、メモリーカードの該データが格納されたデータブロックを初期化する初期化手段４４を備えたことを特徴とする。 - 特許庁 - The increase in cost is suppressed by using a memory block 31 storing high-order bits of a luminance signal and then reducing the capacity and size of a memory needed for overdrive driving, and the range of a voltage transmitted to a display electrode by a driving circuit 33 is made larger than the range of a voltage based upon the luminance signal to perform animation display wherein effective overdrive driving is achieved.
輝度信号の上位ビットを格納するメモリブロック３１を用いることにより、オーバードライブ駆動を行うために必要なメモリの容量およびサイズを縮小してコストアップを抑制し、駆動回路３３により表示電極に伝達される電圧の範囲を輝度信号に基づく電圧の範囲以上とすることにより、効果的なオーバードライブ駆動を実現した動画表示を行うことができる。 - 特許庁 - The semiconductor memory device includes a plurality of the blocks which respectively include the memory cell arrays and output data signals and redundancy signals, at least one first multiplexer which selects one of a plurality of the blocks connected to a plurality of the blocks and a second multiplexer which executes redundancy processing in accordance with the data signal and redundancy signals after the block selection outputted from the first multiplexer.
半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、複数のブロックに接続され複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。 - 特許庁 - A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.
集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁 - A CM detection block 50 having a no-sound detector 501 which detects a section wherein the soundless state of a sound signal lasts for a longer time than the regulated time, a memory 502 which stores information on the soundless state, and a CM section detector 503 which detects a CM section from the interval between soundless sections.
規定時間以上、音声信号の無音状態が続く区間を検出する無音検出器５０１と、無音区間の情報を記憶するメモリ５０２と、無音区間の間隔からＣＭ区間を検出するＣＭ区間検出器５０３とを有するＣＭ検出ブロック５０によりＣＭを検出する。 - 特許庁 - An apparatus has a memory operable with a virtualized RAID controller to determine an optimum I/O configuration by testing performance characteristics of a plurality of I/O operations, wherein the I/O operations include respectively writing a data block in the RAID controller, and the I/O configuration includes data length and data adjustment.
複数のＩ／Ｏ操作の性能特性をテストすることによって最適なＩ／Ｏ構成を決定する仮想ＲＡＩＤコントローラとともに動作可能なメモリを有する装置であり、Ｉ／Ｏ操作がそれぞれＲＡＩＤコントローラにデータ・ブロックを書き込むことを含み、Ｉ／Ｏ構成がデータ長およびデータ調整を含む。 - 特許庁 - The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.
本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁 - An image processing device has a clock thinning control block 10 for optimizing a bandwidth request for access requests to a memory by distributing the frequency of access requests within a specified period according to the size of image data to be processed by the access requests and processing time allowable to complete the processing.
本発明の画像処理装置は、アクセス要求処理を行なう画像データのサイズ及びその処理の完了に許容される処理時間により、アクセス要求の頻度を規定の期間内に分散させることにより、メモリへのアクセス要求におけるバンド幅要求を最適化するクロック間引き制御ブロック１０を設けたものである。 - 特許庁 - According to this configuration, block matching processing need not be applied, evaluation value calculated quantity, such as difference absolute value total sum operation as an arithmetic operation for correlation calculation can be reduced, a memory for maintaining pixel values can also be miniaturized, and miniaturization of hardware scale can be achieved.
本構成によれば、ブロックマッチング処理を適用する必要がなく、相関算出のための演算として差分絶対値総和演算などの評価値計算両を削減することができ、処理効率が向上し、また、画素値を保持するためのメモリも小さくすることが可能となりハードウェア規模の小型化が実現される。 - 特許庁 - In compression processing, a rotation processing section 12 applies rotation processing to image data by reading the image data from an input block buffer 13 in a read sequence according to a rotation angle, a compression processing section 14 applies compression processing to the image data in the unit of bands to generate compression codes, and a memory 15 stores the compression code.
圧縮処理に際して、回転処理部１２で回転角度に応じた読み出し順序で入力用ブロックバッファ１３から画像データを読み出すことによって回転処理を行い、次いで圧縮処理部１４でバンド単位に圧縮処理して圧縮コードを生成し、その圧縮コードをメモリ１５に記憶する。 - 特許庁 - When an operation procedure detection register in a read protection release control part 109 is in the reset state, read to the outside of data in a nonvolatile memory block 105 is protected by an output inhibit control circuit in an external input/output control part 107, to thereby surely perform security at the ON state time of a power source.
読み出し禁止解除制御部１０９の動作手順検知レジスタがリセット状態の場合に、外部入出力制御部１０７の出力禁止制御回路において不揮発性メモリブロック１０５のデータの外部への読み出しを禁止することにより、電源オン時に確実に機密保護を行う。 - 特許庁 - When an intra 4×4 encoding - local decoding circuit 16 applies encoding and local decoding to the prediction signal, the intra 4×4 cost calculation circuit 15 calculates a code of 16×16 pixel blocks in each prediction mode by each 4×4 pixel block and accumulatively stores the result to the cost accumulation memory 17.
イントラ４×４符号化・局所復号回路１６がその予測信号の符号化および局所復号を行っている際、イントラ４×４コスト計算回路１５は１６×１６画素ブロックの各予測モードのコスト値を４×４画素ブロック毎に計算してコスト値累積メモリ１７に累積記憶する。 - 特許庁 - The distance from a position where a position detection mark 56 is detected by means of a mark sensor 53 to a position where a slide block 23 moves to detect next position detection mark 56 is calculated from the graduation 55 of a graduation sensor 54 and the absolute position of the position detection mark 56 corresponding to that distance is stored in a position count memory 64.
マーク検出センサ５３が位置検出マーク５６を検出した位置からスライドブロック２３が移動して次に位置検出マーク５６を検出するまでの距離を目盛検出センサ５４の目盛５５の検出により算出して、この距離に相当する位置検出マーク５６の絶対位置を位置カウントメモリ６４に記憶する。 - 特許庁 - Digital image data read from the built-in memory 63 is sent to the image processing block 65 as normal state, however, when an external recording medium is set in the socket 53, the communication/medium change-over switch 64 is activated, and a digital image data supplied from the external recording medium via the socket 53 is selected.
通常状態として内蔵メモリ６３から読み出されたディジタル画像データが画像処理ブロック６５に送られるようになされているが、ソケット５３に外部記憶媒体が装填された時点で、当該通信／媒体切替スイッチ６４が動作し、上記ソケット５３を介した外部記憶媒体からのディジタル画像データ側が選ばれる。 - 特許庁 - And as a result of this comparison, if the generation time of the map data stored in the memory is older than that of the date map data acquired from the center server 50, the display mode of the older block map is made to be different from any other portion as well as the same older portion of the map data is updated with the latest map data.
そして、この比較の結果、センターサーバ５０から取得した最新の地図データの作成時期よりも、記憶装置に記憶されている地図データの作成時期が古いときには、古い区画の地図の表示態様を他の部分と異ならせるとともに、同古い部分の地図データを最新の地図データで更新する。 - 特許庁 - The memory cell transistor MTr includes: a charge storage layer 23 provided above a P-type semiconductor substrate 10 and storing the electric charge: a semiconductor layer 25 formed on a top surface of the charge storage layer 23 via a block insulating layer 24; and a silicide layer 26 provided on the upper surface of the semiconductor layer 25.
メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。 - 特許庁 - Data signals of a plurality of channels are divided into data blocks of a prescribed block size in each channel and the data blocks of respective channels are written in continuous areas in a memory so as to be continued in the order of channels to DMA-transfer the sound data of a plurality of channels collectively by one DMA transfer.
複数チャンネルのデータ信号をチャンネル毎に所定のブロックサイズ単位でデータブロックにブロック化し、各チャンネルのデータブロックをメモリ上の連続した領域にチャンネル順に連続して並ぶように書き込むことで、１回のＤＭＡ転送で複数チャンネルの音声データをまとめてＤＭＡ転送する。 - 特許庁 - According to a writing enable signal WEN and a reading enable signal REN, data WD are written at the data storage position of the memory block indicated by a writing pointer based on a writing clock WCL, and the written data are read from a data storage position indicated by a reading pointer based on a reading clock RCL.
書き込みイネーブル信号ＷＥＮ、読み出しイネーブル信号ＲＥＮに従って、書き込みクロックＷＣＬ基づき、書き込みポインタが指示するメモリブロックのデータ記憶位置にデータＷＤを書き込み、書き込まれたデータを読み出しクロックＲＣＬに基づき、読み出しポインタが指示するデータ記憶位置から読み出す。 - 特許庁 - The valve body 52 has three blocking pieces 52a to block a bypass passage 44 of the inner yoke 32 when rotated counterclockwise, a pair of spring engagement pieces 52b, 52c each of which keeps one end of the shape memory spring 53 and the bias spring 54 engaged with each other, and a stopper piece 52d serving to restrict the rotation range.
弁体５２は、反時計回りに回動した際にインナヨーク３２のバイパス流路４４を閉鎖する３つの閉鎖片５２ａと、形状記憶スプリング５３およびバイアススプリング５４の一端がそれぞれ係合する一対のスプリング係合片５２ｂ，５２ｃと、回動範囲の規制に供されるストッパ片５２ｄとを有している。 - 特許庁 - A change of state detector 221 detects the voltage at a secondary battery block 3 which drops below the predetermined lower limit of voltage, then a data write 222 writes a historical data for the lower limit of voltage to a memory 23, and a power supply circuit 4 stops supplying a power to a control circuit 2 for stopping the operation of a battery pack 1.
状態変化検出部２２１は、二次電池ブロック３の電圧が所定の下限電圧以下になったことを検出し、データ書込部２２２は、記憶部２３に下限電圧履歴データを書き込み、電源回路４は制御回路２への電力供給を停止し、電池パック１の稼働を停止する。 - 特許庁 - A root cause analysis block 112 reads a specific process model from the memory, uses a function, defining the process signal as an input, the rule base included in the process model 112 and the process signal as independent variables, and the root cause of the aberration as a dependent variable and determines a root cause of the aberration of the process model.
根本原因分析ブロック112は、特定のプロセスモデルをメモリから読み出すとともにプロセス信号を入力とし、プロセスモデル112に含まれるルールベースとプロセス信号とを独立変数とし、異常の根本原因を従属変数とする関数を用いて、プロセスモデルの異常の根本原因を決定する。 - 特許庁 - A coding section of the 1st CODEC 14 apply compression coding to the expanded image data and stores the resulting data to a DRAM 5 and stores management information such as a reception number of the image data, destination information, the number of pages, the number of lines of each page, a read width of each page, and image storage memory block information into a RAM 3 at the same time.
展開された画像データは、第１ＣＯＤＥＣ１４の符号部によって圧縮符号化されてからＤＲＡＭ５に蓄積され、同時に、ＲＡＭ３に、その画像データの受け付け番号、宛先情報、ページ数、各ページのライン数、各ページの読み取り幅、画像格納メモリブロック情報等の管理情報が格納される。 - 特許庁 - In accordance with a bit shift quantity outputted from a pattern judging block 10 and data S16 to S18, the average of the image data of the object boundary pixel positioned in one direction or image data of the object boundary pixel positioned in both of the directions is written as image data in an image area excepting for an object in a pattern in the memory.
パターン判定ブロック１０が出力するビットシフト量と、Ｓ１６乃至Ｓ１８のデータとに応じて、一方向に位置するオブジェクト境界画素の画像データまたは両方向に位置するオブジェクト境界画素の画像データの平均値を、メモリにおけるパターン内のオブジェクト外の画像領域に画像データとして書き込む。 - 特許庁 - Since the data storage in the memories 3 and 9 is performed in such a way that the data of one half-picture amount and those of the other half-picture amount are alternately stored in different areas of a picture memory 2, each CPU in a CPU block 4 executes parallel picture analysis on the half-picture amount data stored in the memories 3 and 9.
これらのメモリ３，８へのデータ格納は、半画面分と他の半画面分が画像メモリ２の異なる領域に交互に格納されるので、ＣＰＵブロック４内の各ＣＰＵは、次の半画面の入力処理中に、メモリ３，９に格納された半画面データにつき並列画像解析処理を実行する。 - 特許庁 - A division data storage part reads encoded data stored in an encoded data area 301a, calculates a checksum for each prescribed size, and successively stores the calculated checksum and the encoded data (block data) of the corresponding prescribed size in the first area 311 of each packet data area 310, 310b or the like of an external memory 110.
分割データ格納部は、符号化データ領域３０１ａに格納された符号化データを読み出し、所定サイズ毎にチェックサムを算出し、算出したチェックサムと対応する所定サイズの符号化データ（ブロックデータ）とを外部メモリ１１０の各パケットデータ領域３１０ａ、３１０ｂ・・・の第１領域３１１に順次格納する。 - 特許庁 - A timing signal generation circuit 10 determines the timing of time indicated by the time information from a frame position where the time information stored in the time information memory 12 is transmitted and block number data in the time information, and outputs a correction timing signal (a) to a time correction circuit 13 in the timing.
タイミング信号発生回路１０は、時刻情報メモリ１２に記憶されている時刻情報が伝送されたフレーム位置及びその時刻情報の中のブロック数データから、時刻情報の示す時刻のタイミングを求め、そのタイミングに時刻修正回路１３へ修正タイミング信号ａを出力する。 - 特許庁 - A certain screen region around this significant block is finally selected from the high-resolution video screen, an image transfer circuit 26 transfers this region to the display memory 27 of the low-resolution terminal device, and only the significant information is displayed on the screen having the limited size of the terminal device.
最終的にこの有意なブロックを中心とする或る画面領域を高解像度映像画面の中から選択して、画像転送回路２６が当該領域を低解像度端末装置の表示メモリ２７へ転送し、その端末装置の限られた大きさの画面に有意な情報のみを表示する。 - 特許庁 - The memory card 100 comprises an access frequency count means 121 counting, in generation of access from the host device 200 to a user data area 113, the access frequency of every specified block unit in the user data area 113, an access frequency storage area 114 storing the access frequency, and a controller 116.
メモリカード１００は、ホスト機器２００からユーザデータ領域１１３へアクセスが発生した場合、当該ユーザデータ領域１１３における特定のブロック単位毎のアクセス回数をカウントするアクセス回数カウント手段１２１と、アクセス回数を格納するアクセス回数格納領域１１４と、コントローラ１１６とを備える。 - 特許庁 - A bit counter 141 counts the number of bits of a second logical value different from a first logical value which is a logical value in a state that a physical block is erased among the bits constituting access data written in nonvolatile memory devices 11-m (m representing any of 0-7) to be accessed or read out from the device 11-m.
ビットカウンタ１４１は、アクセス対象となる不揮発性メモリデバイス１１-m（ｍは０〜７のいずれか）に書き込まれるまたは当該デバイス１１-mから読み出されるアクセスデータを構成するビットのうち、物理ブロックがイレーズされている状態の論理値である第１の論理値とは異なる、第２の論理値のビットの数をカウントする。 - 特許庁 - In the capacitor element, the capacitance of the capacitor per unit area of the capacitor element is increased and the area of the capacitor element is reduced by setting a polycrystalline silicon film 2 of a gate electrode of a peripheral transistor to be an intermediate electrode and setting a gate insulating film 1 and a block insulating film 10 of a memory cell transistor to be capacitor insulating films.
キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 - 特許庁 - A memory in each storage subsystem includes a queue to store the blocks of data and the sequence numbers given to the blocks of data, a record to store a last sequence number given to a last block of data received by the queue, and a table to store a smallest last sequence number stored in the last sequence number record gathered from each succeeding storage subsystem.
各ストレージサブシステムのメモリには、データブロックとこれに付与された順序番号を保存するキューと、本キューが受信した最終データブロックに付与された最終順序番号を保存するレコードと、及び各後続ストレージサブシステムから集め最終順序番号レコードに保存された最小最終順序番号を保存するテーブルと、が存在する。 - 特許庁 - An output pixel decision block 13 compares the variance of output data of an area segmented by an area segmentation section 19 from the signal of the frame memory 17 with the variance of output data from the area segmentation section 11 and applies output processing to the image signal having higher variance when the discrimination section 16 discriminates a still picture.
静止画であると判定される場合に、フレームメモリ１７から領域切り出し部１９によって切り出される領域のデータに基づく分散値と領域切り出し部１１の出力データに基づく分散値とを比較し、より大きい分散値に対応する画像部分を出力する処理が出力画素決定ブロック１３でなされる。 - 特許庁 - To provide a circuit for employing block matching to detect a motion vector that prevents a memory capacity used for detecting the motion vector or the number of data transfer times from being increased in each of multi- stages caused by interleaving data.
画像の間引きによる多段階の動きベクトル検出の際は、各段階毎の画像データメモリを持つか、各段階時にデータ更新をしなければならず、前者では内部メモリ容量の増大、後者では外部メモリから内部メモリへの画像データ転送回数が増えるために、データ転送に係るバンド幅の逼迫、データ遷移による消費電力の増加につながる。 - 特許庁 - Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.
フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁 - Color signals of R, G, and B available through a photographing lens 10 having a phase modulation function for expanding a focal depth and a color imaging element 12 are subject to a deconvolution process using a single restoration filter (restoration gain data) stored in a memory part 24 by a restoration processing part 22 of a restoration processing block 20, for restoring color signals of high resolution.
被写界深度を拡大する位相変調機能を有する撮影レンズ１０及びカラー撮像素子１２を介して得られるＲ、Ｇ、Ｂの各色信号に対し、復元処理ブロック２０の復元処理部２２は、メモリ部２４に記憶された単一の復元フィルタ（復元ゲインデータ）によるデコンボリューション処理を行うことにより高解像度の色信号に復元する。 - 特許庁 - The context table is stored, by a macro block unit or slice unit, in a context information buffer 16 provided by being associated with a decoded image buffer 17 which stores decoded images to be used for inter-frame prediction, and management of memory areas of the decoded image buffer 17 and context information buffer 16 is performed by taking synchronization, by a context table management processing part 1.
コンテクストテーブルについては，フレーム間予測に用いる復号画像を格納する復号画像バッファ１７に関連付けて設けられたコンテクスト情報バッファ１６にマクロブロック単位またはスライス単位で格納し，コンテクストテーブル管理処理部１により復号画像バッファ１７とコンテクスト情報バッファ１６のメモリ領域の管理を同期をとって行う。 - 特許庁 - At this time, when the code information indicates that the pixel is a white pixel one line above or below the black pixel of the horizontal line segments to be made thick, a portion of the code information is replaced with code information corresponding to a count value from a vertical subscan counter part 45 and used as an address to read corresponding correction data out of the memory block 42.
この際、太線化の対象画素と判別され、且つ当該画素が水平線分黒画素の１ライン上又は下の白画素であることを示すコード情報の場合、該コード情報の一部を、副走査カウント部４５からのカウント値に応じたコード情報に置き換えて、これをアドレスとしてメモリブロック４２から該当する補正データを読み出して出力する。 - 特許庁 - A control section 311 is arranged to check the process (operation of an application software 306) of a host computer 300-1 by communication through a network 308 and to control power supply condition to each block required for image formation (a rasterizer section 313, a memory section 312, a printer engine 315, a compressing/expanding section 314, and the like).
制御部３１１は、ネットワーク３０８を介した通信によりホストコンピュータ３００−１のプロセス（アプリケーションソフトウエア３０６の稼働）を調査して、画像形成に必要な各ブロック（ラスタライザ部３１３，メモリ部３１２，プリンタエンジン３１５，圧縮／伸長部３１４等を含む）への電力供給状態を制御する構成を特徴とする。 - 特許庁 - The house information panel is provided with an input output block B that applies input output processing to a speech signal and a voice signal, a main control section 1 whose main component is a CPU, a signal processing arithmetic section 10 comprising a digital signal processor DSP, and a nonvolatile memory section 30 that stores various data processed by the signal processing arithmetic section 10.
住宅情報盤は、通話信号及び音声信号の入出力処理を行う入出力ブロックＢと、ＣＰＵを主構成要素とする主制御部１と、ＤＳＰで構成される信号処理演算部１０と、信号処理演算部１０で取り扱う各種のデータを格納する不揮発性のメモリ部３０とを備える。 - 特許庁 - Self-redundancy signal generating sections 14, 15, LB0-LJn transfer the compared result SG0-SGN to the discriminating circuit, while latch defective information of the memory block based on the compared result as self-redundancy signals LCP0-LCPJn for each operation test, and output them to a redundancy circuit.
比較回路１３と判定回路との間に介在される自己冗長信号生成部１４，１５，ＬＢ０〜ＬＪｎは、比較結果ＳＧ０〜ＳＧＮを判定回路に転送するとともに、該比較結果に基づくメモリブロックの不良情報を１回の動作試験毎に自己冗長信号ＬＣＰ０〜ＬＣＰＪｎとしてラッチして、冗長回路に出力する。 - 特許庁 - The partial map updating means 150 selects and extends only a block not written yet on the partial map storage means, out of the map areas required for estimating the positional posture of the robot, based on a positional posture estimation initial value of the robot, and updates the stored content to make the spatially continuous areas get to continuous areas on a memory.
部分地図更新手段１５０は、ロボットの位置姿勢推定初期値に基づき、ロボットの位置姿勢推定に必要となる地図領域の中で、まだ部分地図記憶手段上に書き込まれていないブロックのみを選択して伸長し、空間上連続する領域がメモリ上でも連続する領域となるように記憶されている内容を更新する。 - 特許庁 - A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.
セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁 - When writing a page unit of plural logic pages constituting a logic block in a memory via plural channels, error correction channel determination means determines channels in a page unit to which error correction channels are allotted so that the number of the logic pages in the plural channels to which error correction channels are allotted is equal to each other.
実施形態によれば、誤り訂正チャネル決定手段は、論理ブロックを構成する複数の論理ページがページ単位に複数のチャネルを介してメモリに書き込まれる際に、複数のチャネルのそれぞれに誤り訂正チャネルが割り当てられる論理ページの数が均等になるように、ページ単位に誤り訂正チャネルが割り当てられるチャネルを決定する。 - 特許庁 - The memory system includes, in addition to an arithmetic device 50: a plurality of first blocks provided to store information including user information, and each allocated with each of first physical addresses not overlapping each other; and a plurality of second blocks each provided to store the first physical address of an initial defect block of the plurality of first blocks.
本発明に係るメモリシステムは、演算装置５０に加えて、ユーザ情報を含む情報を記憶するために設けられ、互いに重複しない第１物理アドレスが個々に割り当てられる複数の第１ブロックと、複数の第１ブロックのうちの初期欠陥ブロックの第１物理アドレスを個々に記憶するために設けられる複数の第２ブロックとを備える。 - 特許庁 - The address generator 12 sequentially generates addresses by approximating the decimal parts with a prescribed accuracy so as to read out the image data by block unit in an oblique direction from the memory 10 with an angle corresponding to the slant of an input image, and also suppresses the cumulative error of the addresses due to approximation by increasing and decreasing the addresses by prescribed amounts on the basis of the period in response to the accuracy.
アドレス生成部１２は、入力画像の傾きに応じた角度でメモリ１０から斜め方向にブロック単位で読み出すべく、その小数部を所定の精度で近似してアドレスを順次生成し、かつ、アドレスを精度に応じた周期で所定量だけ増減させることで近似によるアドレスの累積誤差を抑制する。 - 特許庁 - When the update is written onto the disk, the new update state value in the same management unit is calculated, stored in a memory 8 as a confirmation value for the update state, and the new update state value is set up as write data to the history block in the same management unit, the whole management unit including the update and the update state value is written onto the disk.
更新データをディスクにライトするときには，同じ管理単位の新しい更新状態値を算出し，それを更新状態確認値としてメモリ８に記憶するとともに，同じ管理単位内の履歴ブロックへの書き込みデータとして新しい更新状態値を設定し，更新データと更新状態値とを含む管理単位全体をディスクにライトする。 - 特許庁
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