「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 33 34 35 36 37 38 39 40 41 .... 46 47 次へ＞- More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.
より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁 - When an image for synthesis processing is present in a cut block in a block synthesis circuit 58, the upper eight bits of an image signal at the side of a frame memory 51 and an image signal at the side of a synthesis signal generation circuit 53 (or the side of a synthesis signal input circuit 54) are inputted for synthesis processing, and the synthesized data are stored at a working memory 56.
ブロック合成回路５８では、切り出されたブロック内に合成処理を行う画像が存在する場合には、フレームメモリ５１側の画像信号及び合成信号生成回路５３側（または合成信号入力回路５４側）の画像信号それぞれの上位８ビットが入力され、合成処理が行われ、作業メモリ５６に合成されたデータが格納される。 - 特許庁 - To provide an image reproducing device in which a signal processing circuit block is separated from the display output processing circuit block and capable of performing smooth image reproduction without a sense of incongruity such as a boundary line even when storage capacity and throughput of a frame memory to be used by every circuit are restricted.
復号処理回路ブロックと表示出力処理回路ブロックが分離され、各回路毎に使用されるフレームメモリの記憶容量や処理能力が制限されている場合でも、なめらかで境目等の違和感のない画像再生ができる画像再生装置を提供する。 - 特許庁 - An error detection section 14 judges the presence/absence of an error in information of a syntax decoded by a decoding section 12, and decoding information of each macro block ahead of a macro block from which an error is detected in detecting the error is read from a decoding information memory 13.
復号部１２により復号されたシンタックスの情報について誤り検出部１４により誤りの有無を判定し、誤りが検出された場合に当該誤りが検出されたマクロブロックより先行する各マクロブロックの復号情報を復号情報メモリ１３から読み出す。 - 特許庁 - The monitor and control apparatus 1 includes: a communication block including network processors 13a, 13b and 14 connected to a bus circuit 16 via a bus buffer 15; and a control block including a controller 18, a memory 19 and data memories 20a, 20b and 21 connected to a bus circuit 17.
監視制御装置１は、バスバッファ１５を挟んで、バス回線１６に接続されたネットワーク処理部１３ａ，１３ｂ，１４による通信用ブロックと、バス回線１７に接続された制御部１８、メモリ部１９、及びデータメモリ部２０ａ，２０ｂ，２１による制御用ブロックとを、備える。 - 特許庁 - The semiconductor memory device has the read word line, the write word line and the sub word driver selecting the read word line by a main word signal and a reverse read block signal and selecting the write word line by the main word signal and a reverse write block signal.
読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。 - 特許庁 - After writing image data merge-data subjected to the pre-processing sequentially to the line memory 14 in the unit of lines, when the image data are read in the unit of blocks, the image data are sequentially read in the unit of lines by each block and the image data of the read block are written with the same address as the read address.
この前処理を経た画像データｍｅｒｇｅ＿ｄａｔａをライン単位で順にラインメモリ１４に書き込んだ後、ブロック単位で画像データを読み出すときに、ブロックごとにライン単位で順に読み出す一方、この読み出したブロックに対してその読み出し時のアドレスと同じアドレスで画像データを書き込む。 - 特許庁 - The circuit 29 detects an already decoded area adjacent to the error macro block of a present frame, detects the area of a front frame corresponding to the detected decoded area by motion searching and reads a compensation area corresponding to an error macro block adjacent to the detected area from an image memory 23.
動き探索回路29は、現フレームのエラーマクロブロックに隣接するすでに復号された領域を検出し、その領域に対応する前フレームの領域を動き探索により検出して、その領域に隣接するエラーマクロブロックに対応する補償領域を画像メモリ23から読み出す。 - 特許庁 - A metadata retrieval part 213 retrieves, upon instructing a retrieval request of a content designated by a user, metadata corresponding to the designated content by use of the index table 311 of the secure memory 301, and specifies a data block corresponding to the retrieved metadata from the data block 312 of the secure hard disk 303.
メタデータ検索部２１３は、ユーザ指定のコンテンツの検索要求が指示されると、セキュアメモリ３０１のインデックステーブル３１１を用いて、指定のコンテンツに対応するメタデータを検索し、セキュアハードディスク３０３のデータブロック３１２から、検索されたメタデータに対応するデータブロックを特定する。 - 特許庁 - A block read means 10 reads the plurality of the sound signals in sound block unit consisting of a prescribed number of samples from a sound signal memory section 61 and a frequency conversion means 20 applies Fourier transform to the sound blocks read from the respective sound signals to obtain spectral blocks.
音響信号記憶部６１から、ブロック読込手段１０が複数の音響信号を所定のサンプル数から成る音響ブロック単位で読み込み、周波数変換手段２０が各音響信号から読み込んだ音響ブロックにフーリエ変換を施してスペクトルブロックを得る。 - 特許庁 - The data stream comprises a routine for decoder for loading a directory for data block of the stream and the electronic program guide into a memory, and activating them in the decoder, a frist header data block including screen display parameters, and second data blocks each including the video and/or audio preview.
該データ・ストリームは、該ストリームのデータ・ブロックのディレクトリ、上記電子番組表をメモリ内にロードし、上記デコーダにおいて起動させるデコーダ用ルーチン、及び、スクリーン・ディスプレイ・パラメータを含む第一のヘッダ・データ・ブロックと、それぞれがビデオ及び／又はオーディオ・プレビューを含む第二のデータ・ブロックと、を含む。 - 特許庁 - When data recording and reproducing are performed in a physical sector unit, that is larger than a logical block in the case of recording the data on an optical disk 10 in a logical block unit, the data of a physical sector where a part of the data read in the physical sector unit are replaced with data to be recorded are read to a buffer memory 29.
光ディスク１０にデータを論理ブロック単位で記録する際に、データの記録再生が論理ブロックよりも大きい物理セクタ単位で行われるとき、物理セクタ単位で読み出されたデータの一部が記録するデータで置き換えられる物理セクタのデータをバッファメモリ２９に読み出す。 - 特許庁 - An 8×8 motion vector detection means 104 determines an 8×8 motion vector of an 8×8 block of a coding object on the basis of each motion vector of 8×8 peripheral blocks read from an 8×8 MV memory 106 in the case of detecting the motion vector of the 8×8 block of the coding object.
８×８動きベクトル検出手段１０４は、符号化対象の８×８ブロックの動きベクトル検出時は、８×８ＭＶメモリ１０６から読み出した８×８の周辺ブロックの各動きベクトルに基づいて、符号化対象の８×８ブロックの８×８動きベクトルを決定する。 - 特許庁 - The personal computer computes the ratio of a storing time of measurement data into a block buffer which is disposed in the module-type measuring devices 9a, 9b, to a storing time of the measurement data from the block buffer into the memory means attached to the personal computer, and has a display means for displaying the presence or the absence of missing storing the measurement data.
パーソナルコンピュータは、モジュール型計測器９ａ，９ｂに設けたブロックバッファへの計測データの格納時間と、ブロックバッファからパーソナルコンピュータに付設した記憶手段への計測データの格納時間との比を演算して計測データの格納漏れの有無を表示する表示手段を有する。 - 特許庁 - The RAID controller calculates an update parity information to the destructed specified stripe by using the existing data in the non-volatile memory to the data block of the stripe determined to be indecipherable due to the failure of the system and the data read out from the data block of the decipherable stripe.
ＲＡＩＤコントローラは、システム故障により判読不可とみなされたストライプのデータブロックに対する不揮発性メモリ内の既存データと、判読可能なストライプのデータブロックから読み出されたデータとを用いて、破壊された特定ストライプに対して更新パリティ値を計算する。 - 特許庁 - The interface timing control unit 21 executes switching of interface timing of the functional block 11 when gating of a clock is switched from the clock generator 31 to the functional block 11, particularly, to a memory and relaxes timing constraints required for an interface, particularly, for an asynchronous interface.
インターフェースタイミング制御部２１は、クロック生成部３１から機能ブロック１１とりわけメモリへのクロックのゲーティングの切り替え時に、機能ブロック１１のインターフェースタイミングの切り替えを行い、インターフェースとりわけ非同期インターフェースに要求されるタイミング制約を緩和させる。 - 特許庁 - To provide a method for prolonging life of a flash memory by using a block continuously which is actually not abnormal even with respect to a block in which a write counter value or read counter value is equal to or larger than a threshold.
書込みカウンタの値又は読出しカウンタの値が閾値以上となったブロックであっても、実際には異常となっていないブロックを継続して利用することができるようにすることによりフラッシュメモリを延命させることを可能とするフラッシュメモリの延命方法を提供する。 - 特許庁 - When a first DMA controller 60 performs DMA transfer of an image data block to an image memory 54 area where a second DMA controller 58 externally performs DMA transfer of another image data block, the DMA transfer of the second DMA controller 58 must be finished.
第２のＤＭＡコントローラ５８が画像データブロックを外部にＤＭＡ転送している画像メモリ５４領域に第１のＤＭＡコントローラ６０が別の画像データブロックをＤＭＡ転送する場合、第２のＤＭＡコントローラ５８のＤＭＡ転送が終了していなければならない。 - 特許庁 - The motion vector prediction device 12 extracts the prediction motion vector used as reference and specified by MPEG4 with respect to the focused brightness component block from the motion vector memory 13 to calculate the prediction motion vector with respect to the focused brightness component block by using the extracted reference prediction motion vector.
動きベクトル予測器１２は、注目の輝度成分ブロックについて、ＭＰＥＧ４により規定される参照とする予測動きベクトルを動きベクトルメモリ１３より抽出し、抽出された参照予測動きベクトルを用いて注目の輝度成分ブロックについての予測動きベクトルを算出する。 - 特許庁 - The semiconductor memory device is provided with: a memory circuit 21 storing a plurality of redundancy information used for replacing a defective cell existing in a memory cell array 11 with a redundant cell in the redundant cell array 12; and a transfer control part 23 rearranging the plurality of redundancy information and transferring new redundancy information to a circuit block 100 including the memory cell array 11 and the redundant cell array 12.
半導体記憶装置は、メモリセルアレイ１１内に存在する不良セルを冗長セルアレイ１２内の冗長セルと置き換えるために使用される複数のリダンダンシ情報を記憶する記憶回路２１と、前記複数のリダンダンシ情報を並び替え、且つ前記メモリセルアレイ１１と前記冗長セルアレイ１２とを含む回路ブロック１００に新たなリダンダンシ情報を転送する転送制御部２３とを具備する。 - 特許庁 - In this memory storage system including a main memory and at least one memory device, a method to manage a permanent storage area includes a step to hold a header including the size of each block and allocation states in the permanent storage area for a plurality of blocks and a step to hold at least one data structure in the main memory to allocate the permanent storage area and to release the allocation.
主メモリ及び少なくとも１つのディスク・メモリ装置を含むメモリ記憶システムにおいて、永続的記憶域を管理する方法が、複数のブロックに対して、各ブロックのブロック・サイズ及び割当て状況を含むヘッダを永続的記憶域内に保持するステップと、永続的記憶域を割当て及び割当て解除するために、主メモリ内に少なくとも１つのデータ構造を保持するステップとを含む。 - 特許庁 - Reference image signals in the searching range are read from the cache memory 100 and written in a reference image buffer 407 to be used for searching the motion vector, and the reference image signals of blocks at positions ahead by the prescribed number of blocks in a raster order from the center block of a searching range are read from a reference image frame memory 405 and written in the cache memory 100.
キャッシュメモリ１００から探索範囲の参照画像信号を読み出して参照画像バッファ４０７に書き込み、動きベクトル探索に供すると共に、探索範囲の中心ブロックからラスタ順で所定のブロック数だけ先行した位置のブロックの参照画像信号を参照画像フレームメモリ４０５から読み出してキャッシュメモリ１００に書き込む。 - 特許庁 - An image processing section 17 compresses division data every time a page memory 13 stores the division data of a prescribed size (block), a main CPU 16 transfers compressed data to a system memory 14 in units of blocks, and the image processing section 17 expands the compressed data in the system memory 14 in units of blocks and provides an output of the expanded data to an image output section 4.
画像処理部１７は、ページメモリ１３に一定のサイズ（ブロック）の分割データが記憶される度にその分割データを圧縮し、メインＣＰＵ１６は、圧縮データをブロック単位でシステムメモリ１４に転送し、画像処理部１７は、システムメモリ１４の圧縮データをブロック単位で伸長して画像出力部４に出力する。 - 特許庁 - The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.
メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁 - A sense amplifier, connected to the first bit line and the second bit line via a transistor for a switch, when the transistor is in an ON state, reads data stored in the memory cell by comparing electric charge accumulated in the first bit line and the second bit line by polarization for the first and the second ferroelectric capacitor for the memory cell chosen in the memory cell block.
センスアンプは、スイッチ用トランジスタを介して第１及び第２のビットラインに接続され、トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、メモリセルに格納されているデータを読み出す。 - 特許庁 - When the information data of the same sync block are previously written in a 2nd memory 5 for the error detection and correction of an outer parity, an inner correction result comparing part 8 compares the flag of data in the memory 5 with the flag of data outputted from the memory 3, and overwriting is performed only when data to be written from now are considered to have less errors.
アウターパリティの誤り検出訂正のための第２のメモリ５内に既に同一シンクブロックの情報データが書き込まれている際には、第２のメモリ５内のデータのフラグと第１のメモリ３から出力したデータのフラグとをインナー訂正結果比較部８で比較し、これから書き込むデータ方が誤りが少ないと思われる場合のみ上書きする。 - 特許庁 - The format specifications of a memory card 1 are checked on the basis of the file management information of the memory card 9, and when they are the format specifications for which the block constitution of the flash memory is not taken into consideration, it is alarmed to the equipment user that there is the possibility of data recording speed decline or data recording is inhibited or the compression rate of data compression processing is reduced.
メモリカード９のファイル管理情報に基づいてメモリカード１のフォーマット仕様をチェックし、フラッシュメモリのブロック構成を考慮されていないフォーマット仕様であった場合、データ記録速度低下の可能性があることを機器使用者に警告する、もしくはデータ記録を禁止し、もしくはデータ圧縮処理の圧縮レートを低減する。 - 特許庁 - Plural memory cells are divided into blocks of one or more, memory cells in each block are provided on the same semiconductor substrate 10, and a memory cell is composed of a field effect transistor having a source 14a, a drain 14b, a floating gate 16, and a control gate 18, and their sources are commonly coupled so as to be connected electrically.
複数のメモリセルは１以上のブロックに分割され、各ブロック内のメモリセルは、同一の半導体基体１０上に設けられ、ソース１４ａ・ドレイン１４ｂ、浮遊ゲート１６および制御ゲート１８を有する電界効果トランジスタによりそれぞれ構成され、それらのソースが互いに電気的に接続されるように共通に繋がっている。 - 特許庁 - To solve the problem that degree of integration of a memory cell group composed of cross points of word lines and bit lines becomes lower than a logically ideal one in a semiconductor memory constituted of cross points, because the areas occupied by transistors generally become larger than the allowable intervals between the bit lines and word lines when the semiconductor memory is constituted in the conventional functional block type.
クロスポイント構成の半導体メモリにおいて、従来の機能ブロックの構成をとるとトランジスタの占める領域がビット線とワード線の許容間隔より一般的に大きい為にワード線とビット線のクロスポイント構成からなるメモリセル群の集積度が理論上の理想の集積度より低下するという課題を解決する。 - 特許庁 - A shop terminal device 50 determines, in initializing a memory card 34 recording digital image data taken by a digital camera 20, whether the access speed to the memory card 34 is lower than a predetermined speed or not, and performs initialization to the memory card 34, only when the access speed is determined to be lower, so that a cluster size becomes larger than a block size.
店頭端末装置５０は、デジタルカメラ２０による撮影によってデジタル画像データが記録されたメモリカード３４を初期化するに際し、当該メモリカード３４に対するアクセス速度が所定速度より遅いか否かを判定し、遅いと判定された場合のみメモリカード３４に対してクラスタサイズをブロックサイズより大きくする初期化を行う。 - 特許庁 - This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.
この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁 - When the necessity of rewriting the coefficient value of each coefficient memory in a block B1 occurs while converting means E1-E4 in the used block B1 successively perform arithmetic processings to form the output signals, new coefficient values k11, k21, k31 and k41 to be rewritten and changed are stored in the coefficient memories in an unused block B2 via a bus 5.
使用ブロックＢ１内の変換手段Ｅ１乃至Ｅ４が順次演算処理を行って出力信号を生成しているとき、ブロックＢ１内の各係数メモリの係数値を書き換える必要が生じた場合、バス５を介して、未使用ブロックＢ２内の各係数メモリに、書き換えられて変更される新しい係数値ｋ１１、ｋ２１、ｋ３１、ｋ４１を夫々格納する。 - 特許庁 - A host computer 21 inputs measurement conditions to signal acquisition devices 2 and 12 by radio communication (step S11), and when it is confirmed that the setting of the measurement conditions has been completed (step S15), the host computer 21 transmits a memory confirmation command for executing the defective block detection of a memory by radio (step S16).
ホストコンピュータ２１は、信号取得装置２、１２に対して測定条件を無線通信により入力し（ステップＳ１１）、測定条件の設定が完了したことを確認すると（ステップＳ１５）、メモリの不良ブロック検出を実行するためのメモリ確認指令を無線送信する（ステップＳ１６）。 - 特許庁 - To provide a control method for a nonvolatile memory which avoids the occurrence wherein data that could have been erased are not erased or data that could have been written are lost, even if a forced suspend occurs due to power shutdown for a memory device, a reset instruction or the like halfway through overwriting in a block.
ブロックを上書きしている途中に、記憶装置の電源遮断やリセット命令等で強制的な中断が発生した場合でも、消去したはずのデータが消去されていなかったり、書き込みしたはずのデータが消失したりすることがない不揮発性メモリの制御方法を提供する。 - 特許庁 - The semiconductor recording device includes: a flash memory 18 for recording user data and parity data; an external interface unit 10 which receives a first write command for instructing recording of the user data onto the flash memory 18; and a block managing unit 12 which manages management information indicating whether parity data is valid or invalid.
ユーザデータ及びパリティデータを記録するためのフラッシュメモリ１８と、フラッシュメモリ１８にユーザデータの記録を指示する第１のライトコマンドを受信する外部インターフェイス部１０と、パリティデータの有効又は無効を示す管理情報を管理するブロック管理部１２とを備える。 - 特許庁 - A video processing block 6 writes inputted video data YUV in a memory after filtering them using a filter coefficient corresponding to the information of the reduction scale (s) from the graphics processor 4 and reads video data from the memory using the information of the texture coordinates X, Y from the graphics processor 4 as read addresses.
ビデオ処理ブロック６は、入力したビデオデータＹＵＶを、グラフィックスプロセッサ４からの縮小率ｓの情報に応じたフィルタ係数でフィルタリングしてメモリに書込み、グラフィックスプロセッサ４からのテクスチャ座標Ｘ，Ｙの情報をリードアドレスとしてこのメモリからビデオデータを読み出す。 - 特許庁 - Address data for controlling access is set by a group of registers 14-17 of an I/F block 13 inside a processor to write plotting data of an entire page by repeatedly accessing a band memory 18 having a memory area of data of a 1/N page with shifting an address by every 1/N.
１／Ｎページ分のデータのメモリ領域を持つバンドメモリ１８に１／ＮづつアドレスをシフトさせながらＮ回のアクセスを繰り返すことでページ全体の描画データを書き込むためにアクセス制御用のアドレスデータがプロセッサ４１内部のＩ／Ｆブロック１３のレジスタ群１４〜１７により設定される。 - 特許庁 - The image encoding device is provided with a block memory 1, maximum/minimum value detecting part 2, first threshold calculating part 3, average value calculating part 4, frequency calculating part 5, reference value calculating part 6, correction information generating part 7, second threshold calculating part 8, quantizing part 9 and encoding memory 10.
画像符号化装置の構成はブロックメモリ１、最大・最小値検出部２、第１閾値算出部３、平均値算出部４、頻度算出部５、基準値算出部６、補正情報生成部７、第２閾値算出部８、量子化部９、符号メモリ１０を備えて構成される。 - 特許庁 - When the internal address AE2 is "1", ascending data read from the memory mat MATB to a start address is carried out, and also an internal address AE<4:3> is incremented by an address conversion circuit and 4-word block BLK# containing a word to be selected next from the memory mat MATA.
内部アドレスＡＥ２が「１」の場合に、メモリマットＭＡＴＢからスタートアドレスに従う昇順的なデータ読出が実行されるとともに、内部アドレスＡＥ＜４：３＞がアドレス変換回路によりインクリメントされてメモリマットＭＡＴＡから次に選択されるワードを含む４ワードブロックＢＬＫ＃が選択される。 - 特許庁 - A significant discrimination section 71a of a coefficient modeling section 7a applies significance discrimination to the coefficient data on the basis of the 2-bit data read from the CB memory and feeds back the result of discrimination to the code block memory, and a bit modeling section 72 receives the 2-bit data from the significant discrimination section to generate a coefficient model.
係数モデリング部７ａの有意判別部７１ａが、ＣＢメモリから読み出された２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果をコードブロックメモリへフィードバックし、ビットモデル化部７２が、有意判別部から２ビットのデータを受けて係数モデルを作成する。 - 特許庁 - In a multi-bank semiconductor memory device and an arranging method for an input/output line, the device comprises plural memory banks, an input/output sense amplifier block, plural input/output sense amplifiers, plural column decoder blocks, plural pairs of local input/output lines, and plural pairs of wide band input/output lines.
マルチバンクメモリ装置及び入出力ライン配置方法に係り、特に本発明の装置は複数のメモリバンク、入出力センス増幅器ブロック、複数の入出力センス増幅器、複数のコラムデコーダブロック、複数の局所的入出力ライン対、複数の広域入出力ライン対を含む。 - 特許庁 - The number of memory cells connected to a bit line can be decreased by reversing and outputting logic of the stored data in a bit line and in a row block unit, even if an off-leak current of the memory cell is increased, an off-leak current is decreased and the storage capacity can be made larger.
ビット線かつロウブロック単位で記憶データの論理を反転出力させることで、ビット線に接続されるメモリセルの数を少なくすることが可能となり、メモリセル単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、記憶容量の大規模化が容易に実現可能となる。 - 特許庁 - Because of sharing of a pair of row control circuits 16, the two memory cell blocks 34 can make a footprint of the row control circuit 16 smaller by a portion of a circuit area of the SG transfer gate 46 in comparison with a configuration preparing a pair of row control circuits for each memory cell block 34.
２個のメモリセルブロック３４は、一対のロウ制御回路１６を共有するため、各メモリセルブロック３４に対して一対のロウ制御回路を設ける構成に比べて、ＳＧトランスファーゲート４６の回路面積分だけロウ制御回路１６の設置面積を小さくできる。 - 特許庁 - To provide a communication system for executing data transfer through a shared memory capable of quickening inter-system or inter-block communication by writing or reading the inter-system data for the shared memory, and quickly detecting information notice or the like from the other system device without imposing any labor on a central processing unit.
共有メモリを介してデータ転送を行う通信システムに関し、中央処理装置に負担を懸けることなく、共有メモリに対する系間データの書き込み又は読み出し、他系装置からの情報通知等を迅速に検出し、系間又は機能ブロック間の通信の高速化を図る。 - 特許庁 - The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - The comparison part 30 performs first comparison processing for determining whether or not all of the memory data match one another, and second comparison processing for determining whether or not the memory data of each of the plurality of blocks match the register data written in the register associated with the block.
比較部３０は、全てのメモリーデータが一致するか否か判定するための第１の比較処理と、複数のブロックの各ブロックについて当該ブロックのメモリーデータと当該ブロックに対応づけられたレジスターに書き込まれたレジスターデータとが一致するか否かを判定するための第２の比較処理を行う。 - 特許庁 - When the data amount in the memory 30 reaches a prescribed amount, an MPU 26 of a monitor board 20 reads the data stored in the memory 30 and writes the read data to each block being continuous specified area of a hard disk unit 32 together with date information and time information at that point of time.
メモリ３０内のデータ量が所定値に達すると、モニタボード２０のＭＰＵ２６は、メモリ３０に格納されているデータを読み出して、ハードディスク装置３２の連続した所定領域である各ブロックにその時点での日付情報、時間情報とともにこの読み出したデータを書き込む。 - 特許庁 - In a first test mode, an ordinary scanning test is conducted, and in a second test mode, the BIST signal is outputted in parallel from the parallel access memory BIST circuit 3, a sector 4 selects the BIST signal to output to the input side scanning FF group 9A, which conducts the test of the memory block 10.
第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、パラレルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がパラレルに出力され、セレクタ４がこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁 - To provide a storage area update apparatus capable of switching to new information quickly without deleting a memory block in use and overwriting by switching so that a plurality of memory blocks are used, a part of them are updated, and an updated area is used.
複数のメモリブロックを利用し、一部のメモリブロックを更新し、更新された領域を使用するように切り替えるため、そのまで使用しているメモリブロックを消去して書き換えることなく、迅速に新しい情報に切り替えることが出来る記憶領域更新装置を提供する。 - 特許庁 - Thus, since a system maker can form an entry table for controlling good/failed blocks with the information of the management block 105 as information when it manufactures a memory card or a device incorporating the flash memory 101, the process for inspecting good/failed blocks for the all of the blocks can be omitted.
これにより、システムメーカが、フラッシュメモリ１０１を組み込んだメモリカードや機器を製造する際に、管理ブロック１０５の情報を初期値として、良／不良のブロックを制御するためのエントリーテーブルを作成できるので、良／不良のブロックを全ブロックに渡って検査する工程を削減することができる。 - 特許庁
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