「memory block」を含む例文一覧(2320)

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  • A function block circuit 21 starts reading the data inputted to the bank 31 in the memory 30.
    その後、ファンクションコア２０ａは、入力データの読み込みの完了後に、この入力データの１ｓｔデインターリーブを行って、その処理データをメモリ３０Ａのバンク３１に書き込む処理を開始する。 - 特許庁
  • A thread obtaining access judges the securing situation of access to the memory block of the other thread.
    プロトコルは、既にメモリ空間が割り当てられた競合スレッドがメモリへのアクセスを共有することを可能としつつ、メモリ空間の割当要求スレッドを競合させることによりメモリへのアクセスをシリアル化する。 - 特許庁
  • The decoded image after filtering is stored in the frame memory means as the preceding frame and when obtaining a decoded image of a present frame, a block is read out of the decoded image after filtering.
    前記フィルタ後の復号画像を前フレームとして前記フレームメモリ手段に記憶し、現フレームの復号画像を得る際に前記フィルタ後の復号画像からブロックを読み出して出力する。 - 特許庁
  • In the case of transferring the data from an image input/output device 101 to an image processing device 123, they are temporarily written to the memory of an interface block 116 and they are transmitted to the image processing device.
    画像入出力装置１０１からデータを画像処理デバイス１２３に転送する場合、インターフェースブロック１１６のメモリにいったん書き込んで、それを画像処理デバイスに送信する。 - 特許庁
  • To provide a semiconductor memory device capable of minimizing the number of erasing times of each block allocated to a cluster and the number of blocks erased by one writing.
    クラスタに割り当てられた各ブロックの消去回数や１回の書き込みで消去するブロックの数を必要最低限に抑えることができる半導体記憶装置を提供する。 - 特許庁
  • The information concerning the allocated data range is stored in a register 22A, and the rule data 101 are re-arranged in order of the priorities P1-P11 in each memory block and stored therein.
    その割り当てたデータ範囲に関する情報は、レジスタ２２Ａに格納され、ルールデータ１０１は、メモリブロックごとに再度プライオリティＰ１〜Ｐ１１の順に並べ替えられて格納される。 - 特許庁
  • In this case, a data-processing control block 101 changes a memory region to be assigned to a subsequent processing request, on the basis of processing results per processing request in the object processing blocks.
    その際、データ処理制御部１０１は、前記対象処理部における処理要求毎の処理結果に基づいて、後続する処理要求に割り当てるメモリ領域を変更する。 - 特許庁
  • To provide a moving picture encoding apparatus, capable of reducing a circuit scale and saving memory capacity, by achieving an intra-forecast mode decision corresponding to a plurality of macro-block sizes in only one structure.
    一つの構成で複数のマクロブロックサイズに対応したイントラ予測モードの判定を実現し、回路規模やメモリ容量を削減することのできる動画像符号化装置を得る。 - 特許庁
  • Each of the memory cells in each block is provided with one of sub-switches SSW1-SSW8, and one of them is selectively connected with a corresponding sub-read line.
    各ブロック内のメモリセルの各々にはサブスイッチＳＳＷ１〜ＳＳＷ８の一つが設けられ、そのうちの一つが選択的に、対応する１本のサブ読み出し線に接続される。 - 特許庁
  • Here, since the flash memory 26 is provided with two blocks and the timbre data are alternately transferred to these blocks, even if the timbre data in one block are lost, the timbre data before that are maintained.
    ここで、フラッシュメモリ２６には２つのブロックが設けられ、これらブロックに交互に音色データが転送されるから、一方が消失したとしてもそれ以前の音色データは保持される。 - 特許庁
  • An address processing part 42 distributes the address of desired data inputted from a control block in a main memory 30 to any of three hit determination parts 44 based on the classification of data.
    制御ブロック１０から入力された所望のデータのメインメモリ３０におけるアドレスを、アドレス処理部４２がそのデータの種別に基づき３つのヒット判定部４４のいずれかへ振り分ける。 - 特許庁
  • The shape memory polymer is selected from the group consisting of polyurethanes, poly(styrene-butadiene) block copolymers, polynorbornenes, caprolactones, dioxanones, diol esters, ether-ester diols, carbonates, and combinations thereof.
    前記形状記憶ポリマーは、ポリウレタン、ポリ（スチレン−ブタジエン）ブロックコポリマー、ポリノルボルネン、カプロラクトン、ジオキサノン、ジオールエステル、エーテル−エステルジオール、カーボネート、およびこれらの組み合わせからなる群より選択される。 - 特許庁
  • Control signals and address signals are given to these local control circuits, and in each of the local control circuits, an operation specified to a corresponding memory block is executed at the selection.
    これらのローカル制御回路に対して制御信号およびアドレス信号を与え、ローカル制御回路個々において、選択時、対応のメモリブロックに対して指定された動作を実行する。 - 特許庁
  • To avoid a case where writing of data concentrates in a specific area of a flash memory when the writing or rewriting of the data concentrates upon an area of a specific range of LBAs (Logical Block Addresses).
    ＬＢＡが特定範囲の領域にデータの書き込みや書き換えが集中したときに、データの書き込みがフラッシュメモリの特定の領域に集中することを回避する。 - 特許庁
  • After the stored comparison block is all outputted to the print spooler, a printing command is outputted to the print spooler, and printing data of one page is held to a memory to be compared with a next page.
    そして、記憶した比較ブロックを全てプリントスプーラに出力すると、印刷コマンドをプリントスプーラに出力し、この１ページの印刷データを次のページの比較のためにメモリに保持する。 - 特許庁
  • Also the error correction circuit 8 performs error correction processing of this reproduced data with an error correction encoding block unit, selects user data by the processing result, and outputs it to the buffer memory 9.
    また、誤り訂正回路８は、この再生データを誤り訂正符号化ブロック単位で誤り訂正処理し、その処理結果よりユーザーデータを選択してバッファメモリ９に出力する。 - 特許庁
  • When the valid/invalid flag flg shows the invalidity of the firmware data, data of the firmware stored on a front end block 2 side are transferred for updating on the flash memory.
    有効／無効フラグｆｌｇがファームウェアデータの無効を示しているときは、フロントエンドブロック２側にて保存されているファームウェアのデータを転送させ、フラッシュメモリ上で更新を行うようにされる。 - 特許庁
  • Data buffers 157, 177 selectively capture a plurality of pixel data of a prescribed pixel block read from the memory cell arrays 152, 172 via sense amplifiers 155, 175 and switches 156, 176.
    メモリセルアレイ１５２，１７２より読み出される所定画素ブロックの複数の画素データを、夫々センスアンプ１５５，１７５及びスイッチ１５６，１７６を介して、データバッファ１５７，１７７に選択的に取り込む。 - 特許庁
  • Insert data made to correspond to a destination FAX number in the insert data by the destinations are expanded into a bit map in the corresponding insert block on the base document surface on a memory.
    宛先別差込データ中のある宛先ＦＡＸ番号に対応づけされている差込データをメモリ上の下地原稿面上の該当する差込ブロック内にビットマップ展開する。 - 特許庁
  • In a storage area of a flash memory 11, a block which is the unit of erasing is divided into physical pages, the physical pages are furthermore divided into logical pages, and a redundant part is provided in every physical page.
    フラッシュメモリ１１の記憶領域は、消去の単位であるブロックが物理ページへと分割され、物理ページは更に論理ページへと分割されており、物理ページ毎に冗長部がある。 - 特許庁
  • The light emission part emits light of a prescribed wavelength such that a finger or the like of a user advances along a route passing an area becoming a light block body in time of installation/uninstallation operation of a memory card MCD.
    発光部は、メモリカードＭＣＤの着脱操作時に、利用者の指等が光遮断体となる領域を通過する経路を進行するように所定波長の光を射出する。 - 特許庁
  • A compression status bit cache provides on-chip availability of compression status bits used to determine how many bits are needed to access a potentially compressed block of memory.
    圧縮状態ビットキャッシュは、メモリの潜在的な圧縮ブロックにアクセスするのにどれほど多くのビットが必要かを決定するのに使用される圧縮状態ビットのオンチップ利用を与える。 - 特許庁
  • A BL driver 6 applies a writing current in a direction corresponding to logic of a data signal to all bit lines in a selected segment, and writes the data signal in a memory cell in the selected block.
    ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。 - 特許庁
  • Thereafter, a second block map circuit is mounted on an external memory control circuit.
    演算ユニットの出力にブロックマップ回路を直結するのではなく、演算ユニットとデータキャッシュの間に第一のブロックマップ回路を搭載し、内部バスにはブロックマップを施さないアドレスが流れるようする。 - 特許庁
  • Thus, the need of executing complex calculation for estimating the size of the processed data block is eliminated, and the overflow of the buffer memory is prevented, and almost all memories are used effectively.
    これにより、処理後のデータ・ブロックのサイズを予測するための複雑な計算を実行する必要がなく、バッファのオーバフローを防止する一方、ほぼ全てのメモリを有効利用できる。 - 特許庁
  • The apparatus for monitoring the life of a flash memory storage sequentially collects data on the number of block rewrites, record life, and device operation rate as record values at all operating devices, and calculates an expected life.
    フラッシュメモリ・ストレージ寿命監視装置は、実績値としてのブロック書換回数、実績寿命、装置稼働率をすべての稼動装置にて逐次データ収集し、予測寿命を算出する。 - 特許庁
  • To solve such a problem that a flash EEPROM has a limit of the number of times of rewriting and a specific memory block having high rewriting frequency is made defective early.
    フラッシュＥＥＰＲＯＭは、書換え回数の制限があり、書換え頻度の高い特定のメモリブロックが早期に不良となるためかかるメモリブロックを救済することを目的とする。 - 特許庁
  • In the managing method for data saved in a queue inside a memory, data are read from the top of the queue and the position of a pointer 'read just before' different from a memory block saving the data is updated to a position corresponding to the end of the data.
    メモリー中のキューに保存されたデータの管理方法は、前記キューの先頭からデータを読むことと、前記データが保存されているメモリーブロックとは別の‘直前に読まれた’ポインターの位置を前記データの終わりに対応する位置に更新することとから成る。 - 特許庁
  • The device is provided with a descramble circuit 13 reading out an ECC block from a built-in memory part 12 for descrambling, and an EDC synddrom generating circuit 14 outputting the EDC syndrom to an external buffer memory 6.
    内蔵メモリ部１２からＥＣＣブロックを読み出してデスクランブル処理を行うデスクランブル回路１３と、デスクランブル処理済データからＥＤＣシンドロームを生成して、該ＥＤＣシンドロームを外部バッファメモリ６に出力するＥＤＣシンドローム生成回路１４とを備えた。 - 特許庁
  • A picture discrimination information output means 3 provides outputs of information denoting complexity in the unit of macro blocks of a still picture with high resolution stored in the frame memory 2 to a quantization width control means 6 and of address information of a macro block to a memory control means 4.
    この映像信号をマクロブロック単位で符号化するとき、画像判別情報出力手段３は、フレームメモリ２に格納された高解像度の静止画像に対して、マクロブロック単位で複雑度を示す情報と、マクロブロックのアドレス情報とを出力する。 - 特許庁
  • A compressor 0102 that compresses data accumulated in a buffer memory 0101 into fixed-length coded data per the prescribed number of pixels (16×16) block, an image memory 0103 that accumulates coded data, and a control device 0100 that controls input and output of each device and timing of processing are provided.
    バッファメモリ0101に蓄積された画像データを所定画素数(16×16)のブロック毎に固定長の符号データに圧縮する圧縮装置0102、符号データを蓄積する画像メモリ0103、各装置の入出力や処理のタイミングを制御する制御装置0100を備える。 - 特許庁
  • In the first block B1 of the ferrorlectric random access memory, a first switch transistor TC1 and a plurality of first memory cells MC1 to MC4 having ferroelectric capacitors and cell transistors connected in parallel are serially connected between first and second ends.
    強誘電体ランダムアクセスメモリの第１ブロックＢ１において、第１スイッチトランジスタＴＣ１と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルＭＣ１−ＭＣ４と、が第１、第２端の間に直列接続される。 - 特許庁
  • A dummy pattern to be preliminarily included in the design pattern is produced not in the whole memory cell array which contains not only a memory cell part but a sense-up part and a decoder part, but in an individual block unit by using CAD tools so as to obtain a desired pattern form of the transfer pattern after exposure.
    露光後の転写パターンを所望のパターン形状にするために、ＣＡＤツールを用いて、メモリセル部のみならずセンスアンプ部やデコーダ部を含んだメモリセルアレイ部全体ではなく、個別ブロック単位に、予め設計パターンに入れておくダミーパターンを発生させる。 - 特許庁
  • To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.
    メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁
  • To obtain an image-preprocessing device which can be made to prevent repetition in readout from a frame memory, even when vertical scanning is carried out by each m×n block, when vertical filtering processing is carried out, and reduces the data transmission amount from the frame memory.
    垂直フィルタ処理をする際にｍ×ｎブロック毎の縦スキャンで処理を行うときにもフレームメモリの読み出しに重複が発生させないようにすることができ、フレームメモリからのデータ転送量を削減することができる画像前処理装置を得る。 - 特許庁
  • When a capacity of packets received by its own port stored in a packet memory 3, that is, a count of a reception block counter 7 exceeds a threshold value A denoting the capacity of the packet memory able to be occupied by its own reception port, the threshold value A is revised into a threshold value B smaller than the threshold value A.
    パケットメモリ３に格納した自受信パケットの容量、即ち受信ブロックカウンタ７のカウンタ値が、自受信ポートが占有できるパケットメモリの容量を示した閾値Ａを越えると、この閾値Ａを、閾値Ａより小さい値である閾値Ｂに変更する。 - 特許庁
  • The logic design of the memory floor plan blocks 121, 122 to 131, 132, and 133 of a specified data storage capacity and the other fixed blocks 100 other than the memory floor plan blocks 121, 122 to 131, 132 and 133 is performed, and design data by block is prepared according to the logic design.
    所定のデータ記憶容量のメモリフロアプランブロック１２１，１２２，・・・，１３１，１３２，１３３，・・・とメモリフロアプランブロック１２１，１２２，・・・，１３１，１３２，１３３，・・・以外の固定ブロック１００との論理設計を行い、論理設計に従ってブロック別設計データを作成する。 - 特許庁
  • In that case, the binarizing processor separately stores the error to be diffused into surrounding undetermined pixels outside the target block BL by individually dividing the error into an accessible first memory (internal RAM 21c) and a second memory (internal RAM 21d) via independent buses.
    この際、２値化処理部は、該着目ブロックＢＬ外の周辺の未判断画素に拡散させる前記誤差を、各々独立したバスを通じて個別にアクセス可能な第１のメモリ（内部ＲＡＭ２１ｃ）と第２のメモリ（内部ＲＡＭ２１ｄ）とに分けて格納する。 - 特許庁
  • The writing data is classified to entry units by which block of the flash memory 100 the data is written, and an entry to be written to the flash memory 100 is determined based on the data volume and order of writing of each entry.
    ＮＡＮＤ型フラッシュメモリ１００のどのブロックに書き込まれるかにより当該書き込みデータをエントリ単位に分類し、当該エントリごとのデータ量、書き込みが行われた順番により、どのエントリをＮＡＮＤ型フラッシュメモリ１００へ書き込むか決定する。 - 特許庁
  • This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.
    本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁
  • The memory could be a large, constantarray in a C extension, it could be a raw block of memory for manipulation before passing to an operating system library, or it could be used to pass around structured data in its native, in-memoryformat.
    メモリブロックは巨大でもかまいませんし、C 拡張モジュール内の定数配列でもかまいません。 また、オペレーティングシステムライブラリ側に渡す前の、操作用の生のブロックメモリでもかまいませんし、構造化されたデータをネイティブのメモリ配置形式でやりとりするためにも使えます。 - Python
  • The semiconductor memory 1 is provided with a memory array 10 including a plurality of blocks 12, and a controller 11 for accessing a target block 12 to be processed based on the processing command from the information processor 2 to execute processing of target data stored therein.
    半導体メモリ１は、複数のブロック１２を含むメモリアレイ１０と、情報処理装置２からの処理命令に基づいて、処理命令の対象となる対象ブロック１２にアクセスして、そこに格納されている対象データの処理を実行するコントローラ１１とを有する。 - 特許庁
  • A key frame is subjected to in-key-frame coding or inter-frame coding on the basis of a difference signal between a reference frame stored in a key block memory 2 and an input frame (key frame) (ST3) and the coded result is outputted (ST19), locally decoded (ST8), and a key frame memory 1 stores the result.
    キーブロックメモリ２に格納した参照フレームと入力フレーム（キーフレーム）との差分信号に基づきキーフレームをフレーム内符号化またはフレーム間符号化し（ＳＴ３）出力する（ＳＴ１９）と共に、局部復号化し（ＳＴ８）キーフレームメモリ１に蓄積する。 - 特許庁
  • A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.
    メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁
  • In the data processing method for flash memory, data write state in a block is detected in timing different from data writing, and an execution means of an application corresponding to the block is notified that the time has come to transfer only data of effective records in the block to a storage medium different from the block, when the detected writing state satisfies a data transfer condition corresponding to a predetermined writing state.
    フラッシュメモリのデータ処理方法であって、データ書き込みとは異なるタイミングで、ブロックにおけるデータ書き込み状態を検出し、検出した書き込み状態が、予め設定された所定の書き込み状態に対応するデータ移行条件と合致する場合、ブロックに対応するアプリケーションの実行手段に、該当するブロックのレコードのうち、有効なレコードのデータのみを、ブロックとは別の記憶媒体に移行するタイミングである旨を通知する。 - 特許庁
  • Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.
    このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁
  • The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.
    不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁
  • Then, in image output processing, whether the pixel number of an image pickup pixel read sequentially is stored in the memory space block 10 is judged, and in the case that it is stored in the memory space block 10, the pixel signal of the defective pixel is corrected by using the defect level, the pixel signal before correction is replaced with the pixel signal after the correction, which is then outputted.
    次に、画像出力処理においては、順番に読み出される撮像画素の画素番号がメモリ空間ブロック１０に格納されているか否かを判定していき、メモリ空間ブロック１０に格納されている場合には、その欠陥レベルを用いて欠陥画素の画素信号の補正を行い、補正前の画素信号を補正後の画素信号で置き換えて出力する。 - 特許庁
  • A search area 110 in a reference frame set to an encoding block 101 in a current frame to which compression coding processing is applied is also shared in common by an encoding block 102 as shown in Fig. to get the transfer of data from the external memory to the internal memory done in one transfer, the data being located in a searching area to detect motion vectors of the two encoding blocks 101, 102.
    圧縮符号化処理を行う現フレーム内の符号化ブロック１０１に対して設定する参照フレーム内の探索領域１１０を、図に示すように、符号化ブロック１０２にも共有させることによって、二つの符号化ブロック１０１、１０２の動きベクトルを検出するための探索領域の外部メモリから内部メモリへのデータ転送を一回で済ますことができる。 - 特許庁
  • A nonvolatile semiconductor memory 5 stores addresses of a usable block and an unusable block in a memory inside and is provided with an address conversion table 3, or address conversion means for converting the address based on the addresses of the usable region and unusable regions, so as not to access to the address in the unusable region.
    不揮発性半導体メモリ５は、メモリ内部に使用可能ブロックおよび使用不可ブロックのアドレスを格納しており、その不揮発性半導体メモリ５の動作（読み出し動作）の際に、使用可能領域および使用不可領域のアドレスに基づいて、使用不可領域のアドレスがアクセスされないように、アドレス変換を行うアドレス変換手段であるアドレス変換テーブル３が設けられている。 - 特許庁
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