「memory block」を含む例文一覧(2320)
＜前へ 1 2 .... 34 35 36 37 38 39 40 41 42 .... 46 47 次へ＞- In an encryption circuit, memory control sections 8 and 9 that extract a plain text from a memory and block encryption core sections 4, 14 are placed in parallel and respective encryption texts are used to generate a key for a succeeding plain text in cross-connection structure so as to enhance processing capability of the encryption circuit.
メモリーから平文を取り出すメモリー制御部８とメモリー制御部９と、ブロック暗号コア部４とブロック暗号コア部１４を並列に配置し、それぞれの暗号文を用いてたすき掛け構造で次の平文のための鍵の生成を行うことにより回路の処理能力を向上させる。 - 特許庁 - The circuit 34 supplies read addresses to a memory control circuit 32, so that the block image of a last frame indicated with the moving vector signal from the separating circuit 28 are read out of the memory 30 at a screen position moved by that moving vector for deficient frames among 60 frames per second.
回路３４は、毎秒６０フレームに不足するフレームについて、分離回路２８からの動きベクトル信号で指示された前フレームのブロック画像がその動きベクトルだけ移動した画面位置でメモリ３０から読み出されるようにメモリ制御回路３２に読み出しアドレスを供給する。 - 特許庁 - In a semiconductor memory, a transfer gate Mi transmitting column selecting signals CSL[0]-CSL[n] outputted from a column decoder 100 to a memory cell block MCBi is made a conduction state in a non-activation state of a signal given from a WBI pad 40.
半導体記憶装置１０００においては、列デコーダ１００から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］をメモリセルブロックＭＣＢｉに伝達するトランスファーゲートＭ１は、ＷＢＩパッド４０から与えられる信号が非活性状態において導通状態となる。 - 特許庁 - A digital still camera 10 comprises: a mounting section 17 having an insertion port for inserting an SD memory card and provided on an upper surface 10U thereof; a card cover 17A provided to coat to block the inserted memory card; and an opening for inserting the special SD card into the cover 17A.
デジタルスチルカメラ１０にＳＤメモリカードを挿入するための差込口を有する装着部１７をカメラ上面１０Ｕに設け、挿入されたＳＤメモリカードを塞ぐように覆うためのカードカバー１７Ａを設け、カードカバー１７Ａに対して特殊ＳＤカードを挿入するための開口部を形成する。 - 特許庁 - Address conversion sections corresponding to each of the memory blocks generate each of second refresh address signals having different values for each memory block based on the first refresh address signal, and change combination patterns of the values of the second refresh address signals for each of a predetermined number of refresh operations.
メモリブロックにそれぞれ対応するアドレス変換部は、第１リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる第２リフレッシュアドレス信号をそれぞれ生成するとともに、第２リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する。 - 特許庁 - When the data are written in the non-volatile memory 2, the control part 11 specifies data to be written in the same block from the data written in the data region on the basis of the ID registered in the ID region, and collectively writes the specified data in the non-volatile memory 2.
不揮発性メモリ２にデータを書き込むとき、制御部１１は、ＩＤ領域に登録されたＩＤに基づいて、データ領域に書き込まれたデータから同一のブロックに書き込まれるデータを特定し、このとき特定されたデータを不揮発性メモリ２に一括して書き込む。 - 特許庁 - The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.
電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁 - This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.
メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁 - The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁 - Then, the control apparatus performs a writing request specifying a suitable address in the case of storing encoded data encoded by the encoding circuit 18 in the memory to store the encoded data in a memory area in which encoding completed image data are stored in the order of prescribed block units.
そして、この制御装置は、符号化回路１８で符号化した後の符号化データをメモリに格納する際に、適切なアドレスを指定した書き込み要求を行うことにより、符号化を完了した画像データが格納されたメモリ領域に、符号化データを所定のブロック単位順に格納する。 - 特許庁 - A reception buffer memory 16 is divided into plural blocks and corresponding to the respective blocks, a reception descriptor is provided while having a flag showing the using state of the block and a pointer showing the reception descriptor to be next used.
受信バッファメモリ１６を複数のブロックに分割し、各ブロックに対応して、ブロックの使用状態を示すフラグ及び次に使用する受信ディスクリプタを示すポインタを有する受信ディスクリプタを設ける。 - 特許庁 - At the time of writing data, write-in voltage Vpgm is given to a selection word line of a selection block, pass voltage Vpass 2 is given to a non-selection word line, and electrons are injected to a floating gate in a selection memory cell.
データ書込み時、選択ブロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択メモリセルで浮遊ゲートに電子注入させる。 - 特許庁 - The controller 40 specifies a block BK having the most edges to a hand-wag direction with regard to an original image information of a correction object read from an external flash memory MO when a correction mode is selected.
コントローラ４０は、補正モードが選択された場合に、外部フラッシュメモリＭＯから読み込んだ補正対象の原画像情報について、手ぶれ方向に最もエッジが多いブロックＢＫを特定する。 - 特許庁 - To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.
不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁 - When the decompression processing of the block by one line in the horizontal direction is finished, the coded data of the color difference components U, V are read again on the basis of the address information stored in the start address memory M3.
水平方向１ライン分のブロックの伸長処理が終了すると、開始位置用メモリＭ３に格納された位置情報に基づいて、色差成分Ｕ，Ｖの符号化データを再度読み出す。 - 特許庁 - A scroll control part 2500a reads out speed data housed in a memory means 2510a to scroll each background block disposed in the virtual three-dimensional space based on the speed data read out.
スクロール制御部２５００ａは、記憶手段２５１０ａに格納されている速度データを読み出し、読み出した速度データに基づいて仮想三次元空間内に配置された各背景ブロックをスクロールさせる。 - 特許庁 - In a memory block selected as a data write object, selection gates 102 and 104 are turned on, nodes N1 and Ns are connected with power source voltage Vcc and ground voltage Vss, respectively.
データ書込対象に選択されたメモリブロックにおいて、選択ゲート１０２および１０４がオンして、ノードＮ１およびＮｓを、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ結合する。 - 特許庁 - To provide a memory system having longer life or higher reliability of the whole system as compared with conventional practice by taking account of a variance in consistency of write and erase frequency between lot, individual, chip, block, etc.
ロット・個体・チップ・ブロック間などの書き込み・消去回数の耐性のばらつきを考慮して、従来に比べてシステム全体の寿命が長い、或いは信頼性の高いメモリシステムを提供すること。 - 特許庁 - A print block B reads the adjustment value corresponding to the detection result of the code sensor 22 from the semiconductor memory RAM/ROM and a conveying amount or the like of printing paper is adjusted based on the read adjustment value.
プリントブロックＢは、コードセンサ２２の検出結果に対応する調整値を半導体メモリＲＡＭ／ＲＯＭから読み出し、該読み出した調整値に基づきプリントペーパの搬送量等を調整する。 - 特許庁 - A stream processing part 5 receives an extent block read out of a recording medium ME by an external device and stores it temporarily in a memory 2, and then demultiplexes it into video system data and sound system data.
ストリーム処理部５は、外部の装置によって記録媒体ＭＥから読み出されたエクステント・ブロックを受信してメモリ２に一旦格納した後、映像系データと音声系データとに多重分離する。 - 特許庁 - A flash memory 15 prepares LTPb 152-i that has a group of entries to register physical addresses information of blocks which are assigned as logical block addresses of every zone 154-i to which the blocks belong.
論理ブロックアドレスが割り当てられるブロックの物理アドレス情報を登録するためのエントリの群を有するＬＴＰｂ１５２-iを、そのブロックが属するゾーン１５４-i毎にフラッシュメモリ１５に用意する。 - 特許庁 - A memory control & selector 103 divides image data into a plurality of image blocks, and distributes each image block to a first compression/decompression circuit 105-1 to Nth compression/decompression circuit 105-N.
メモリ管理＆セレクタ１０３は画像データを複数の画像ブロックに分割し、各画像ブロックを第１圧縮伸張回路１０５−１から第Ｎ圧縮伸張回路１０５−Ｎに振り分ける。 - 特許庁 - The maximum square sum S1max being the maximum value, and the minimum square sum S1min being the minimum value, out of the square sum S1 computed sequentially in a determination block B1, are stored in a memory.
判定ブロックＢ１において順次演算される２乗和Ｓ１のうち最大値である最大２乗和Ｓ１ｍａｘと最小値である最小２乗和Ｓ１ｍｉｎとがメモリに記憶される。 - 特許庁 - The deinterleaver sets logical addresses from O to (m×n-1) to an interleave memory and writes i-th data of the next super frame to the logical address, where i-th data of a certain interleave block are read out.
デインタリーバは、インタリーブメモリに対して０〜（ｍ×ｎ−１）までの論理アドレスを設定し、あるインタリーブブロックのｉ番目のデータが読み出された論理アドレスに、次のスーパーフレームのｉ番目のデータを書き込む。 - 特許庁 - The page in the block is divided into a plurality of sub-blocks, and a storing order is changed by a unit of each group, thus the flash memory system 1 can be improved in its rewriting efficiency.
このようにブロック内のページを複数のサブブロックに分割して、各グループ単位で記憶順序を変更することによって、フラッシュメモリシステム１は、その書替効率を向上させることができる。 - 特許庁 - During read operation, a NAND type flash memory 100 makes a p type semiconductor substrate Psub of a block 1a made unselected by a row decoder 2 into grounding potential VSS.
ＮＡＮＤ型フラッシュメモリ１００は、読み出し動作時に、ＮＡＮＤ型フラッシュメモリ１００は、ロウデコーダ２により非選択とされたブロック１ａのｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。 - 特許庁 - A JPEG companding circuit controlled by an image processing CPU 252 in a video recording block compresses a received video signal and a flash memory stores the signal to which a start mark and an end mark are attached.
入力された映像信号は、録画ブロックの画像処理ＣＰＵ２５２によって制御されるＪＰＥＧ圧縮・伸張回路で圧縮され、スタートマーク及びエンドマークが付加されてフラッシュメモリに保存される。 - 特許庁 - A memory block 5 switches a gate voltage of MOS capacitors 1-1, 1-2, 1-3 to a ground level or a power supply voltage level to select capacitors 2-1, 2-2, 2-3 thereby adjusting the oscillating frequency of a VCXO 100.
ＭＯＳキャパシタ１＿１，１＿２，１＿３のゲート電圧をメモリブロック５でグラウンドレベルと電源電圧レベルに切り替えて、キャパシタ２＿１，２＿２，２＿３を選択して、ＶＣＸＯ１００の発振周波数を調整する。 - 特許庁 - The right eye block executes the motion compensation arithmetic processing according to the difference data on the basis of the right eye image (reference data) stored in the memory 32 and the transferred left eye decoded image data.
右目用ブロックでは、メモリ３２に格納されている右目画像（参照データ）と転送された左目の復号化された画像データとに基づき、差分データに従って動き補償演算処理を実行する。 - 特許庁 - The information recording module includes a file log control part 217 for storing the file log management information in the nonvolatile memory, and controlling a specified physical block as a file log storage area, based on the information.
また、不揮発性メモリ内にファイルログ管理情報を格納し、その情報を元に特定の物理ブロックをファイルログ格納用領域として制御するファイルログ制御部を情報記録モジュールに設ける。 - 特許庁 - To identify the statuses of storage processing and what data are under the storage processing when an error occurs when a plurality of pieces of data in a data memory are stored in a storage medium in block.
データメモリ内の複数のデータを一括して記憶媒体に格納するとき、記憶格納処理の進行状況やエラー発生時に格納処理中であるデータが何であるかをわかるようにする。 - 特許庁 - Circuits 107-110 for memorizing data in an output signal of an inspection circuit block 100 which is an LSI inspection object are installed, and the signal memorized temporary in the circuits is written in a memory 118 inside the LSI.
ＬＳＩ検査対象となる検査回路ブロック１００の出力信号にデータを記憶する回路１０７〜１１０を設け、そこで一時記憶された信号をＬＳＩ内部のメモリ１１８に書き込む。 - 特許庁 - The second memory cell block includes: a plurality of third wiring lines LL3 provided on extensions of the first wiring lines; and a plurality of fourth wiring lines LL4 provided on extensions of the second wiring lines.
第２メモリセルブロックは、第１配線の延長線上に設けられた複数の第３配線ＬＬ３と、第２配線の延長線上に設けられた複数の第４配線ＬＬ４と、を有する。 - 特許庁 - A nonvolatile semiconductor memory device is provided with a body layer 17 having a channel area embedded in a fin control gate electrode 12a with a block layer 13, the charge storage layer 14 and a tunnel oxide film 15 interposed sequentially.
ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５を順次介してフィン状の制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を設ける。 - 特許庁 - The master information stored in the tag master part is compared with the generated master address information, and the presence/absence of the necessity of fill from the external memory to the data block is decided based on the comparison result.
タグマスター部に記憶されているマスター情報と、生成されたマスターアドレス情報とを比較し、比較結果に基づき外部メモリから当該データブロックへのフィルの必要性の有無を判断する。 - 特許庁 - The interleaver sets logical addresses from 0 to (m×n-1) to an interleave memory and writes i-th data of the next super frame to the logical address, where i-th data of a certain interleave block are read out.
インタリーバは、インタリーブメモリに対して０〜（ｍ×ｎ−１）までの論理アドレスを設定し、あるインタリーブブロックのｉ番目のデータが読み出された論理アドレスに、次のスーパーフレームのｉ番目のデータを書き込む。 - 特許庁 - Then, the output circuit outputs data from the plurality of blocks, first data transmitted fastest from the memory block, in fixed order in synchronization with both edges of a clock.
上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。 - 特許庁 - The compressed record data is stored in an FIFO memory 425 from the data transfer control block 424 through a first dedicated bus IB1 and transferred to a DECU 41 through a second dedicated bus IB2.
圧縮記録データは、データ転送制御ブロック４２４から第１の専用バスＩＢ１を介してＦＩＦＯメモリ４２５へ格納され、ＤＥＣＵ４１へ第２の専用バスＩＢ２を介して転送される。 - 特許庁 - Index information denoting a frame number or the like of the data in each block of the hard disk unit 32 is written in the memory 30 and the contents are transferred to the hard disk unit 32 when the operation of monitoring is stopped.
メモリ３０には、ハードディスク装置３２の各ブロック内のデータのフレーム番号等を示すインデックス情報が書き込まれるが、この内容はモニタ動作停止時にハードディスク装置３２に転送される。 - 特許庁 - A refresh zone detection part 22 divides the block of a semiconductor memory into units to refresh, sets each of them to be a refresh zone, and detects which refresh zone the sector of a writing object is included in.
リフレッシュ・ゾーン検出部２２は、半導体メモリのブロックを、リフレッシュを行なう単位に分割してそれぞれをリフレッシュ・ゾーンとし、書込み対象のセクタがどのリフレッシュ・ゾーンに含まれるかを検出する。 - 特許庁 - An external memory download address control part 26 outputs a control signal, so as to output only setting data corresponding to a block to be downloaded, while loading a beginning address and successively performing increment.
外部メモリダウンロードアドレス制御部２６は先頭アドレスをロードし順次インクリメントしながらダウンロード対象ブロックに対応する設定データのみを出力させるように制御信号を出力する。 - 特許庁 - A control microcomputer 42 of the image display apparatus 1 reads image information from a memory card 12 and performs image signal processing in an image processing block 43 to generate and display an image signal on a display part 4.
画像表示装置１の制御マイコン４２は、メモリーカード１２から画像情報を読み出して画像処理ブロック４３で画像信号処理を施して画像信号を生成し、表示部４に表示する。 - 特許庁 - Thus, the output state of the combination logic circuit block before configuration switching can be stored and it becomes not necessary to newly provide a memory for storing the result of the former configuration.
これにより、コンフィギュレーションを切り換える前の組み合わせ論理回路ブロックの出力状態を蓄積可能になり、前のコンフィギュレーションの結果を蓄積するメモリを新たに設ける必要がなくなる。 - 特許庁 - To follow up a failure propagation route in a case when a memory block having only the functional description and not having the information on a gate description level exists in a failure signal propagation route.
機能記述のみでゲート記述レベルの情報を持たないメモリブロックが故障信号の伝播経路上に存在する場合に、故障伝播経路の追跡を実用的な労力および時間で実行する。 - 特許庁 - A physical group address is imparted to each group which is a unit smaller than a block which is an erasing unit in a storage area of a flash memory 11, the group includes a plurality of pages and each page includes a plurality of columns.
フラッシュメモリ１１の記憶領域には、消去の単位であるブロックより小さな単位であるグループ毎に物理グループアドレスが与えられ、グループは複数のページを含み、ページは複数のカラムを含む。 - 特許庁 - This device is provided with a register 209 storing data of the maximum address +1 of a memory and an output selector 210 selecting either of output of the even numbered address block 201 or output of the register 209.
メモリの最大アドレス＋１のデータを格納するレジスタ２０９を設け、偶数アドレスブロック２０１の出力とレジスタ２０９の出力のどちらかを選択する出力セレクタ２１０を設ける。 - 特許庁 - In a falsification discrimination apparatus, an average arithmetic section 24 obtains an integer of the luminance average of the pixel block, a division section 25 divides the integer by a divisor 4, and a remainder memory 31 saves the remainder.
改竄判定装置側では、平均値演算部２４で画素ブロックの輝度平均の整数化値を求め、その値を除算部２５が除数４で除算し、その剰余を剰余メモリ３１にセーブする。 - 特許庁 - The internal block makes a burst start signal showing the heads of an address and data a high level before a busy signal becomes a low level (showing accessibility) as shown in C when a burst is written to a memory.
図４Ｃに示すように、内部ブロックは、メモリへバーストをライトする時に、アドレスとデータの先頭を示すバーストスタート信号をビジー信号がローレベル（アクセス可能を示す）になる前にハイレベルとする。 - 特許庁 - A memory controller performs tentative erasure processing by not erasing image data but by recording erasure instruction data to management information of a management block in response to an erasure instruction so as to avoid the image data from being displayed on a reproduction screen.
メモリコントローラは、消去指示に応じて画像データは消去せずに消去指示データを管理ブロックの管理情報に記録して、再生画面で表示されないようにする仮消去処理を行う。 - 特許庁 - In case that update and storage are designated, the module addition part 11 of the information processor 1 writes the new program module in the empty memory block storing no program module without deleting the old program module.
更新かつ保存指定の場合には、旧プログラムモジュールを削除せずに、情報処理装置１のモジュール追加部１１が、プログラムモジュールが格納されていない空きメモリブロックに新プログラムモジュールを書き込む。 - 特許庁
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