「memory block」を含む例文一覧(2320)

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  • To perform the extension of compressed image data and the resolution conversion from the extended image data to a desired image data size by using a memory capacity smaller than the size of the extended image data, while suppressing the generation of a block noise in an image processor.
    圧縮された画像データの伸張および伸張した画像データの所望の画像データサイズへの解像度変換を、ブロックノイズの発生を抑制しつつ、伸張した画像データのサイズよりも少ない容量のメモリを使用して実行する。 - 特許庁
  • To secure reliability when controlling data input/output by achieving block data protection (LA/LRC(Longitudinal Redundancy Check)) and Cache dual write of (user data, control data), in a storage control apparatus having a battery backup memory being an integration of CS/DS (Code Storage/Data Storage) and a cache.
    ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。 - 特許庁
  • When a receiving control part 61 receives a new update program while a main control part 31 is executing a main program of the main block 3, the update control part 9 executes a program loader of a PL memory 92 to install the program to each part 30, 60.
    メイン制御部３１がメインブロック３のメインプログラムを実行している状態で、受信制御部６１が新たな更新プログラムを受信すると、更新制御部９はＰＬメモリ９２のプログラムローダを実行して、各部（３０、６０）にプログラムをインストールする。 - 特許庁
  • When a radar detecting part 3 detects radio waves transmitted from a prescribed speed regulating device, a processing control part 5 generates regulatory records for normalizing a new regulatory block, and updates regulatory information stored in a flash memory 7 based on the regulatory records.
    レーダ探知部３が所定の速度取締装置から発せられた電波を検出すると、処理制御部５は、新たな取締区域を規定する取締レコードを生成し、この取締レコードによりフラッシュメモリ７に記憶された取締情報を更新する。 - 特許庁
  • In a synchronous bank type multi-port memory, a register/buffer circuit performs input of a read/write signal and an address signal from the outside port, input or output of a data signal from the outside port, and output of an inputted port block signal to the outside.
    同期バンク型多ポートメモリにおいて、レジスタ／バッファ回路は、外部のポートからのリード／ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。 - 特許庁
  • The data recorded in the recorded block can be easily decided whether user data or dummy data with memory capacity equivalent to the conventional one, and the initialization can be continued without overwriting the user data with the dummy data.
    これにより、従来と同等のメモリ容量で、既記録ブロックに記録されているデータがユーザデータであるのかダミーデータであるのかを容易に判断することができ、かつユーザデータをダミーデータで上書きすることなく、初期化を継続することができる。 - 特許庁
  • However, their data can come from one of two sources: from a block of memory, or from another object which exports the bufferinterface.Buffer objects are useful as a way to expose the data from anotherobject's buffer interface to the Python programmer.
    しかし、バッファオブジェクトのデータは二つのデータソース:何らかのメモリブロックか、バッファインタフェースを公開している別のオブジェクト、のいずれかに由来しています。 バッファオブジェクトは、他のオブジェクトのバッファインタフェースからPython プログラマにデータを公開する方法として便利です。 - Python
  • In the SRAM block, an error in a memory cell having a small operating margin which is caused by a variation in threshold voltage is generated intentionally by an acceleration test, so as to previously perform a predictive diagnosis of an error that occurs during a normal operation.
    ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。 - 特許庁
  • A standard image and a reference image are divided by a number being the power of 2, respectively, and a memory is divided by the number of lines larger than the half of the maximum number of lines of a matching block so that address control among divided memories and access control can be simplified.
    基準画像と参照画像をそれぞれ２のべき乗となる数でかつマッチングブロックの最大行数の半分よりも大きい行数でメモリの分割を行うことにより、各分割メモリ間のアドレス制御とアクセス制御を簡単化する。 - 特許庁
  • The global decoders are positioned at each matrix block divided in the direction of row arrangement of banks in which a plurality of memory cells are arranged, and generates a global reading signal and a global writing signal responding respectively to a read address signal and a write address signal.
    グローバルデコーダは複数個のメモリセルが配列されるバンクのロウ配列方向に分けられたマトリックスブロックごとに位置し、読み出しアドレス信号と書き込みアドレス信号に各々応答してグローバル読み出し信号とグローバル書き込み信号を発生する。 - 特許庁
  • A hard disk 10 of a picture data storing memory is set to report an error sector number without re-reading at the time of the occurrence of a sector reading error, and data to be stored in made to be the data block form of sector unit consisting of sector information and compressing code.
    画像データ蓄積メモリのハードディスク１０を、セクタ読み出しエラー発生時に再読み出しを行わずにエラーセクタ番号を報告するように設定し、格納されるデータをセクタ情報及び圧縮コードからなるセクタ単位のデータブロック形式とする。 - 特許庁
  • Because the nonvolatile memory element has the block layer 14 capable of blocking the phase change of the recording layer 13, radiation is inhibited to the side of the upper electrode 15, and a phase changing area P is largely limited when a write current is applied.
    本発明によれば、記録層１３の相変化をブロック可能なブロック層１４を有していることから、上部電極１５側への放熱が抑制されるとともに、書き込み電流を印加した場合の相変化領域Ｐが大きく制限される。 - 特許庁
  • A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.
    メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁
  • Then, the main control part 100 makes a parity generating circuit 421 or 521 in the relevant disk cache part read block data required for generating the updated parity data of the said stripe for the unit of a block through a cache memory 410 or 510 in the judged cache part 400 or 500 and generates correspondent parity data with the relevant parity generating circuit.
    そして主制御部１００は、上記ストライプの更新されたパリティデータをブロック単位で生成するのに必要なブロックデータを、判断したディスクキャッシュ部（４００または５００）内のキャッシュメモリ（４１０または５１０）を介して当該ディスクキャッシュ部内のパリティ生成回路（４２１または５２１）に読み込ませ、当該パリティ生成回路により対応するパリティデータを生成させる。 - 特許庁
  • In the transfer of a block map data corresponding to a prescribed block according to the detected vehicle position from a DVD-ROM to a hard disc, the empty capacity of the map data memory are of the hard disc is checked (S21).
    検出された自車位置に応じた所定のブロックに対応するブロック地図データをＤＶＤ−ＲＯＭからハードディスクに転送するに際し、ハードディスクの地図データ記憶領域の空き容量をチェックし（Ｓ２１）、空き容量が不足と判定されると（Ｓ２２；ＹＥＳ）、管理領域に保持される地図データの管理情報等に基づいて不要なブロック地図データを判別し（Ｓ２３）、地図データ記憶領域から削除する（Ｓ２４）。 - 特許庁
  • The bitmap manager includes the bitmap memory for storing block confirmation of a frame received based on a bitmap, a bitmap operation information controller for storing a bitmap entry number and receiving bitmap operation information relevant to a physical address of the bitmap memory and a bitmap manager finite state machine BMFSM for receiving an update or extraction request to the received frame, handling the bitmap operation information and updating or extracting the bitmap memory.
    ビットマップマネージャは、ビットマップに基づいて受信されたフレームのブロック確認を格納するためのビットマップメモリと、ビットマップエントリ番号を格納し、ビットマップメモリの物理的アドレスと関連するビットマップ運営情報を受信するためのビットマップ運営情報制御器と、受信されたフレームに対する更新または抽出要求を受信し、ビットマップ運営情報を扱い、ビットマップメモリを更新または抽出するビットマップマネージャ有限状態マシーンＢＭＦＳＭを含むことができる。 - 特許庁
  • The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.
    不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁
  • On receipt of a grade designation signal for designating a grade from a set unit 11, a controller 3 of a semiconductor memory unit 1 executes logic block assignment processing so that the data write processing and the data read processing can be executed in parallel to a flash memory chip CP of which the number corresponds to a grade designated by the received grade designation signal.
    この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁
  • When the first DMA controller 60 performs DMA transfer to the image memory 54 area, the operation of the first DMA controller 60 is temporarily stopped by a pause bit described in descriptor information referred to by the first DMA controller 60, and the second DMA controller 58 which finishes DMA transfer of the image data block to the image memory 54 area is first instructed to restart.
    そこで、当該画像メモリ５４領域に対する第１のＤＭＡコントローラ６０のＤＭＡ転送に際して、第１のＤＭＡコントローラ６０が参照するディスクリプタ情報に記述したポーズビットによってその動作を一時停止させ、当該画像メモリ５４領域の画像データブロックのＤＭＡ転送が終了した第２のＤＭＡコントローラ５８から再開指示を行なわせる。 - 特許庁
  • The memory inspecting device is composed approximately of a data processor 130 operated by program control, an input means 100 such as a keyboard, an output means 110 such as a display, a storage device 120, in which information is stored, and a block to be inspected 140 connected by the address lines and data lines of the memory, etc., to be inspected.
    図１のブロック図に示すように、本実施の形態１に係るメモリ検査装置はプログラム制御により動作するデータ処理装置１３０とキーボード等の入力手段１００とディスプレイ等の出力手段１１０と情報を記憶する記憶装置１２０と検査対象であるメモリ等のアドレス線およびデータ線で接続された検査対象ブロック１４０とから概略構成される。 - 特許庁
  • The decoded frame picture (decoded image) is stored in a frame memory 141 after applying filter processing to eliminate block distortion by the in-loop filter 140 when switches 131, 132 are closed under the control of a filter processing control section 160 or stored in the frame memory 141 without being subjected to the filter processing when the switches 131, 132 are turned off.
    この復号化されたフレーム画像（復号画像）は、フィルタ処理制御部１６０の制御によりスイッチ１３１，１３２がＯＮされている場合にはループ内フィルタ１４０によってブロック歪みを除去するフィルタ処理が施された後、フレームメモリ１４１に格納され、スイッチ１３１，１３２がＯＦＦされている場合にはフィルタ処理が施されることなくフレームメモリ１４１に格納される。 - 特許庁
  • The switch circuit 2 is instructed from an operation part 10 by a user and is controlled by a microcomputer 9 to properly select a route to the recording medium 3 or that to a semiconductor memory 4 as the supply destination of the digital image pickup signal supplied from the camera block 1.
    スイッチ回路２は、操作部１０からユーザによって指示され、マイコン９によって制御され、カメラブロック１から供給されるデジタル撮像信号の供給先を、記録媒体３および／または半導体メモリ４の何れの経路とするかが適宜選択される。 - 特許庁
  • The control part inputs a data string to be transformed to the filter process part for the two-dimensional filter process, and causes the data subjected to the two-dimensional filter process to be inputted from the block data memory to the filter process part to make the filter process part further perform the two-dimensional filter process a given number of times.
    制御部は、変換対象のデータ列をフィルタ処理部に入力して二次元フィルタ処理を行わせ、二次元フィルタ処理済みのデータをブロックデータメモリから前記フィルタ処理部に入力して更に二次元フィルタ処理を所定の回数だけ行わせる。 - 特許庁
  • The inverse quantization is applied to the compensated DCT coefficient by an inverse orthogonal converter 111 and is stored as a reference image in a reference image memory 114 via an adder 112 and a two-dimensional block inverse converter 113 as a decoded image signal.
    補正ＤＣＴ係数は、逆直交変換器１１１により逆ＤＣＴ処理され、復号された画像信号として加算器１１２及び２次元ブロック逆変換器１１３を介して、参照画像メモリ１１４に参照画像として格納される。 - 特許庁
  • The image processor 100 outputs compressed data to a frame memory 107 when a compression ratio of a block in the preceding frame is equal to or less than a target value (when the compression ratio is high), and discards the compressed data when the compression ratio is larger than the target value (when the compression ratio is low).
    画像処理装置１００では、前フレーム内のブロックの圧縮率が目標値以下の場合（圧縮率が高い場合）、圧縮データをフレームメモリ１０７へ出力し、圧縮率が目標値より大きい（圧縮率が低い場合）、圧縮データを破棄する。 - 特許庁
  • The memory controller 1 accesses blocks in a second block group stored in the third and fourth memories 30, 40 by supplying the first and second peculiar addresses (ADA, ADB) different from each other in second timing to activate a second chip select signal (CS1).
    また、第２のチップセレクト信号（ＣＳ１）を活性化する第２のタイミングにおいて、互いに異なる第１および第２の固有アドレス（ＡＤＡ、ＡＤＢ）を供給することで、第３および第４のメモリ３０、４０に格納された第２のブロック群のブロックにアクセスする。 - 特許庁
  • To provide a writing device that restores corrupted data stored in a block including a cluster in which data are written when a power failure or the like occurs, in writing data into a NAND type flash memory.
    ＮＡＮＤ型のフラッシュメモリに対するデータの書き込みにおいて、電源遮断等の障害に起因してデータが書き込まれるクラスタを含むブロックに格納されている他のデータが破壊された場合であってもこれを復旧することができる、書き込み装置を提供すること。 - 特許庁
  • The extension section 1202 reads the difference of the coefficient with the template, the index indicating the used template and the used template from the memory section 1201, decodes them, sums the coefficient and the used template and performs inverse orthogonal transformation by block to obtain a pixel value.
    伸長部１２０２は、メモリ部１２０１から係数のテンプレートとの差分、使用されたテンプレートを示すインデックス、および使用されたテンプレートを読み出して、復号化し、係数と使用されたテンプレートの和をとって、ブロック単位で逆直交変換して画素値を得る。 - 特許庁
  • The image processing apparatus reads compressed data in the unit of blocks each comprising 8×8 pixels from a flash ROM 30 for storing compressed data of an output image and applies expansion processing to the data, applies resolution conversion (reduction) in the unit of the block and stores the reduced output image to a work memory 16.
    出力画像の圧縮データを記憶するフラッシュＲＯＭ３０から８×８画素のブロック単位の圧縮データを読み出して伸張処理し、これをブロック単位で解像度変換（縮小）して出力画像の縮小画像をワークメモリ１６に保存する。 - 特許庁
  • Upon reception of a determination signal for selecting the spare row block A, a coincidence comparison operation is performed between the lower-order address FC<m:0> of a defective redundant memory cell stored in a fuse latch group C and a lower-order address signal A<m:0> to determinate selection/nonselection of a spare row C.
    スペアロウブロックＡを選択する判定信号を受けて、ヒューズラッチ群Ｃの記憶する不良冗長メモリセルの下位アドレスＦＣ＜ｍ：０＞と下位アドレス信号Ａ＜ｍ：０＞との一致比較動作を実行してスペアロウＣの選択／非選択を判定する。 - 特許庁
  • To provide a buffer memory system for raster/block conversion having solved the problem that an encoding processing system for an image signal of JPEG etc., requires two 8-line buffer memories with large capacity and then a device becomes large-sized and expensive.
    ＪＰＥＧなどの画像信号の符号化処理システムでは、大容量の８ライン分のバッファメモリが２個必要となり、装置が大型化するとともに、価格も高いものとなっていた従来の問題を解決したラスタ／ブロック変換用のバッファメモリシステムを提供する。 - 特許庁
  • On the sub board 10, there are packaged modules excepting modules surrounded by the broken line A among modules surrounded by a one point broken line B of the block diagram shown in FIG. 2, i.e., a main memory 113, an RGB connector 116, a modular jack 120, and a connector 13 of USB ports 123, 124 or the like.
    サブ基板１０には図２に示すブロック図の一点破線Ｂか困れるモジュールのうち、破線Ａで囲まれるモジュールを除くモジュール、すなわち主メモリ１１３、ＲＧＢコネクタ１１６、モジュラージャック１２０、ＵＳＢポート１２３，１２４等のコネクタ１３が実装される。 - 特許庁
  • The extension section 102 reads the difference of the coefficient with the template, the index indicating the used template and the used template from the memory section 101, decodes them, sums the coefficient and the used template, and performs inverse orthogonal transformation by block to obtain a pixel value.
    伸長部１０２は、メモリ部１０１から係数のテンプレートとの差分、使用されたテンプレートを示すインデックス、および使用されたテンプレートを読み出して、復号化し、係数と使用されたテンプレートの和をとって、ブロック単位で逆直交変換して画素値を得る。 - 特許庁
  • Pixel signals outputted from the first to third shift registers constituting a CCD linear image sensor 20 are selectively obtained with time division through an AFE 75, and the obtained pixel data are subsequently sampled by a data sampling block 44 and stored into the memory 70.
    ＣＣＤリニアイメージセンサ２０を構成する第１〜第３シフトレジスタから出力される画素信号を、ＡＦＥ７５を介して時分割で選択しつつ取り込み、その取り込んだ画素データをデータサンプリングブロック４４で順次サンプリングしてメモリ７０に記憶する。 - 特許庁
  • The semiconductor memory apparatus includes stack bank structure having at least two sub-banks continuously stacked without disconnection of data signal lines, and a control block arranged at one side of the stack bank structure to simultaneously control column-related signals of the sub-banks.
    本発明の半導体メモリ装置 は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体、及びスタックバンク構造体の一側に配置され、サブバンクのコラム関連信号を同時に制御するコントロールブロックを含む。 - 特許庁
  • The interpolation processing motion vector calculating device 36 extracts motion vector information of a decoded block in the same frame from a frame memory 32 and supplies the average value or the median value of the motion vector information as an interpolation processing motion vector to the interpolation data generator 38.
    補間処理用動きベクトル算出装置３６は、フレームメモリ３２から同一フレーム内の既に復号化済みブロックの動きベクトル情報を抽出し、その平均値または中央値を補間処理用の動きベクトルとして、補間データ生成装置３８に供給する。 - 特許庁
  • A communication/medium change-over switch 64 of the image display apparatus 50 selectively performs switching, between a digital image data supplied from an external recording medium via a socket 53 and a digital image data read from a built-in memory 63, and sends the data to an image processing block 65.
    画像表示装置５０の通信／媒体切替スイッチ６４は、ソケット５３を介して外部記録媒体から供給されるディジタル画像データと、内蔵メモリ６３から読み出されたディジタル画像データとを選択的に切り替えて、画像処理ブロック６５に送る。 - 特許庁
  • A nonvolatile semiconductor storage device 110 comprises a memory part MC1 including a base semiconductor layer 10a, an electrode 70a, a channel semiconductor layer 30a, a base tunnel insulation film 20a, a channel tunnel insulation film 40a, a charge retention layer 50a and a block insulation film 60a.
    不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。 - 特許庁
  • To lower a probability for data reloading to occur in the same address, and to apparently improve the number of reloadable times in the use with a lot of data reloading only in a specified block (area) concerning a reloadable non-volatile memory to which the number of times of reloading is limited.
    書換え回数が制限されている書換え可能な不揮発メモリに関し、同一アドレスでデータ書換えが発生する確率を低くし、特定のブロック（領域）のみデータ書換えの多い用途において、見掛け上、書換え可能回数の向上を可能とする。 - 特許庁
  • Since the error correction of a PO sequence is performed with partial block data composed of the data of L bytes in a PI code direction and N pieces in a PO code direction as a unit from the correction buffer 9, the frequency of access to the memory 6 is reduced and the error correction processing is performed at a high speed.
    訂正バッファ９からPI符号方向にＬバイト、PO符号方向にＮ個のデータからなる部分ブロックデータを単位としてPO系列のエラー訂正を行うため、メモリ６へのアクセス頻度を減らして同エラー訂正処理を高速に行うことができる。 - 特許庁
  • Therefore, if a refresh counter of the number of bits corresponding to the number of the word lines existing in the sub-block is prepared in a central control circuit 2, a design change of memory capacity can be performed easily by changing the number of the sub-blocks and changing the group constitution of the sub-blocks.
    このため、サブブロックに存在するワード線数相当のビット数のリフレッシュカウンタを中央制御回路２に用意しておけば、サブブロックの数を変更し、サブブロックのグループ構成を変更することでメモリ容量の設計変更が容易に可能となる。 - 特許庁
  • To miniaturize the constitution and to achieve low power consumption of a semiconductor memory in which word lines are made a hierarchical state and a block state, and a load circuit of bit lines is arranged at a reverse side to a write-in/read-out of bit lines.
    この発明は、ワード線が階層化、ブロック化され、メモリセルアレイに対してビット線の負荷回路がビット線の書き込み／読み出し回路と逆側に配置された半導体記憶装置における構成の小型化、低消費電力化を達成することを課題とする。 - 特許庁
  • To obtain an automatic wiring design method capable of effectively mitigating a degree of wiring congestion of a wiring channel region surrounding a memory cell, by calculating an optimum wiring path of a functional inter-block wiring in the form of taking in a degree of freedom in a method for taking a line connection position.
    結線位置の取り方の自由度を取り込んだ形で機能ブロック間配線の最適な配線経路の計算をできる様にすることで、効果的にメモリセル周辺の配線チャネル領域の配線混雑度を緩和できる自動配線設計方法を得る。 - 特許庁
  • Since respective top 80 pixels of luminance signals from a 1st line L1 to an 8th line L8, total 640 pixels, are mapped on the same row in the frame memory, it is not required to change the row to read data in a rectangular block consisting of horizontal 8 pixels × vertical 8 pixels.
    第１ラインＬ１乃至第８ラインＬ８の輝度信号の夫々先頭８０画素、合計６４０画素がフレームメモリ上の同一行にマッピングされるため、水平８画素×垂直８画素の矩形ブロックのデータを読み出すのみ行替えの必要がない。 - 特許庁
  • In this camera image compression processor, a memory 4c divides an area in a block unit in compression coding processing with respect to a screen frame, and distortion aberration characteristic data of the superwide-angle lens 1 stepped on the basis of a selection range in motion compensation frame prediction is stored in advance in each divided area.
    メモリ４ｃは画面フレームに対して圧縮符号化処理におけるブロック単位でエリア分割し、その分割エリア毎に動き補償フレーム予測での選択範囲を基にステップ化した超広角レンズ１の歪曲収差特性データが予め記憶されている。 - 特許庁
  • When the horizontal padding processing of one block is finished, the circuit 18 successively reads the pixel data row of vertical direction from the memory 16 to a vertical padding processing circuit 20, which replenishes the pixel value in the vertical direction to inputted pixel data.
    １つのブロックの水平パディング処理が終了すると、アドレス生成回路１８は、メモリ１６から垂直方向の画素データ列を順次、垂直パディング処理回路２０に読み出し、回路２０は、入力する画素データに対して垂直方向に画素値を補充する。 - 特許庁
  • A control part 11 extracts first block data including data with a difference between two frame images memorized in an image memory to compute an amount of voice data to be transmitted at a time and a maximum amount of image data to be transmitted consequently after the voice data.
    制御部１１は、画像メモリーに記憶された２つのフレーム画像間に差分のあるデータを含む第１ブロックデータを抽出し、一度に送信すべき音声データのデータ量と、その音声データに続けて送信すべき画像データの最大データ量とを算出する。 - 特許庁
  • A frame memory 2 stores each frame of consecutive image data from an imaging device 1, and with one frame of image data stored therein as a source image, a first arithmetic unit 3 sets a plurality of small blocks so that an area corresponding to each small block is located on the next frame.
    撮像装置１からの画像データをフレームごとにフレームメモリ２に記憶し、ここに記憶された１フレームの画像データを原画像として、第１の演算装置３で複数の小ブロックを分割し、次のフレームから各小ブロックと対応する領域を特定する。 - 特許庁
  • A reference image object picture type StrPTYPE is a picture type when the image stored in a frame memory Mem 3 is encoded, and when the StrPTYPE for encoding a block prediction type MBtype is a picture type impossible for reference, no correction reference image number RIdx is assigned to the StrPTYPE.
    参照画像候補ピクチャタイプStrPTYPEはフレームメモリMem3に格納されている画像が符号化された際のピクチャタイプであり、ブロック予測タイプMBtypeでの符号化の際にStrPTYPEが参照不可能なピクチャタイプの場合は、そのStrPTYPEに対する修正参照画像番号RIdxは割り当てない。 - 特許庁
  • An element region for holding a passing word line 36 of a block selector of the TC parallel unit serially connected type ferroelectric memory is connected by a lower electrode wiring of the capacitor, a hierarchical word line can pass thereon, and hence high integration is realized.
    また、ＴＣ並列ユニット直列接続型強誘電体メモリのブロックセレクター部の、通過ワード線３６を挟む素子領域の接続をキャパシタの下部電極配線にて行い、その上を階層ワード線が通過できるようにすることで、高集積化を達成する。 - 特許庁
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